4描述方式程序演示.docVIP

三种描述方式的比较 例：全加器（1位二进制数全加） 真值表 输入 输出 c_in x y c_out sum 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 一、采用行为描述方式设计的全加器 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY full_adder IS PORT（x, y, c_in : IN STD_LOGIC; sum, c_out : OUT STD_LOGIC); END full_adder; ARCHITECTURE behav OF full_adder IS BEGIN PROCESS (x, y, c_in) VARIABLE n: INTEGER; CONSTANT sum_vector: STD_LOGIC_VECTOR (0 TO 3) := 0101; CONSTANT cout_vector: STD_LOGIC_VECTOR (0 TO 3) := 0011; BEGIN n := 0; IF x = 1 THEN n := n+1; END IF; IF y = 1 THEN n := n+1; END IF; IF c_in = 1 THEN n := n+1; END IF; sum = sum_vector (n); - - sum_vector初值为0101 c_out = cout_vector (n); - - cout_vector初值为0011 END PROCESS; END behav; 二、寄存器传输级描述/数据流描述 对于全加器，用布尔方程描述其逻辑功能如下： s = x y sum = s c_in c_out = x ? y + s ? c_in 下面是基于上述布尔方程的数据流风格的描述： 例：采用数据流描述方式的全加器 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY full_adder IS PORT（x, y, c_in : IN STD_LOGIC; sum, c_out : OUT STD_LOGIC); END full_adder; ARCHITECTURE dataflow OF full_adder IS SIGNAL s: STD_LOGIC; BEGIN s = x XOR y; sum = s XOR c_in; c_out = (x AND y) OR ( s AND c_in); END dataflow； 三、结构描述方式 对于上图给出的全加器端口结构，可以认为它是由两个半加器和一个或门组成的。基于上图所示的结构，可以写出全加器的结构化描述设计程序如下。 例：结构化描述的全加器 先设计半加器half_adder LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY half_adder IS PORT（in1, in2: IN STD_LOGIC; sum, carry: OUT STD_LOGIC); END half_adder; ARCHITECTURE rtl OF half_adder IS BEGIN PROSESS (in1, in2) BEGIN sum = in1 XOR in2; carry = in1 AND in2; END PROCESS; END rtl; - -半加器设计完毕 2）再设计或