4位乘法器设计.docVIP

苏州市职业大学实训报告 班级： 13应用电子3 学号： 137301328 姓名： 王锐 实训项目： 4位乘法器设计 日期： 【实训目的】 用组合逻辑电路设计4位并行乘法器。 了解并行乘法器的设计原理。 掌握结构化设计方法。 【实训原理】 4位乘法器有多种实现方案，根据乘法器的运算原理，使部分乘积项对齐相加（通常称并行法）是典型的算法之一。根据算法可用组合电路实验，其特点是设计电路简单直观、电路运算速度快，缺点是使用器件较多。 并行乘法电路框图如下： 【实训内容】 用VHDL语言设计4位乘法器。 设计乘法器功能模块及4位加法器功能模块，并解释程序。 采用结构化方法设计该乘法器。 进行软件仿真，并分析仿真结果。 锁定引脚，并下载验证。 【实训步骤】 首先打开Quartus Ⅱ软件，进行完文件编辑和工程创建后，进行编程的设计。 编程如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity ex2_mux2 is port(op1,op2:in std_logic_vector(3 downto 0); result:out std_logic_vector(7 downto 0)); end ex2_mux2; architecture count of ex2_mux2 is component and4a port(a:in std_logic_vector(3 downto 0); en:in std_logic; r:out std_logic_vector(3 downto 0)); end component; component ls283 port(o1,o2:in std_logic_vector(3 downto 0); res:out std_logic_vector(4 downto 0)); end component; signal sa:std_logic_vector(3 downto 0); signal sb:std_logic_vector(4 downto 0); signal sc:std_logic_vector(3 downto 0); signal sd:std_logic_vector(4 downto 0); signal se:std_logic_vector(3 downto 0); signal sf:std_logic_vector(3 downto 0); signal sg:std_logic_vector(3 downto 0); --signal tmpl:std_logic; begin sg=(0sf(3 downto 1)); --tmpl=op1(1); u0:and4a port map(a=op2,en=op1(1),r=se); U1:and4a port map(a=op2,en=op1(3),r=sa); U2:ls283 port map(o1=sb(4 downto 1),o2=sa,res=result(7 downto 3)); U3:and4a port map(a=op2,en=op1(2),r=sc); U4:ls283 port map(o1=sc,o2=sd(4 downto 1),res=sb); u5:ls283 port map(o1=sg,o2=se,res=sd); u6:and4a port map(a=op2,en=op1(0),r=sf); result(0)=sf(0); result(1)=sd(0); result(2)=sb(0); --result(7 downto 0)=