广东工业大学硬件描语言与EDA技术课程设计频率发生器.docVIP

课 程 设 计 课程名称 硬件描述语言与EDA技术 题目名称 硬件描述语言与EDA技术实践 学生学院 材料与能源 专业班级 12微电子学(2)班 学 号 3112007374 学生姓名 郑 培 柱 指导教师 陈 先 朝 2015年 6月 22日  广东工业大学课程设计任务书 题目名称 硬件描述语言与EDA技术实践 学生学院 材料与能源学院 专业班级 12微电子学(2)班 姓 名 郑培柱 学 号 3112007374 一、课程设计的内容与要求 系统功能分析分模块层次化设计实现系统功能的方案设计编写各功能模块VHDL语言程序对各功能模块进行编译、综合、仿真和验证顶层文件设计可用VHDL语言设计，也可以用原理图设计整个系统进行编译、综合、仿真和验证在CPLD/FPGA实验开发系统试验箱上进行硬件验证按所布置的题目要求，每一位学生独立完成全过程布置设计题目和要求；收集相关资料方案分析与确定；编写V源程序。编写V源程序；编译、综合、仿真、定时分析、适配。下载和硬件验证；验收。下载和硬件验证；验收；撰写报告硬件描述语言与EDA技术实践指导书等编著，EDA技术与Verilog HDL ，电子工业出版社，201年； 现代数字电子技术及Verilog设计，清华大学出版社，20年； 等编著，EDA技术与Verilog HDL设计，电子工业出版社，20年； 刘靳等编著，Verilog程序设计与EDA ，西安电子科技大学出版社，20年； 刘福奇主编，Verilog HDL 应用程序设计实例精讲，电子工业出版社2012年 周润景主编，基于Quartus 的数字系统Verilog HDL设计实例详解电子工业出版社，20年。Verilog HDL是一种硬件描述语言(HDL:Hardware Description Language)，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL和VHDL是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由Gateway Design Automation公司(该公司于1989年被Cadence公司购)开发。两种HDL均为IEEE标准。设计一个多路彩灯控制器，能够在4种不同的彩灯花样之间进行循环变化，并可设置花型变化的节奏，且可进行复位。module fenpin ( CLK， RSTn, CLK1, //1分频 CLK2,//3分频 CLK3 //6分频 ); input CLK; input RSTn; output CLK1,CLK2,CLK3; reg CLK2,CLK3; 可见，分别定义了三个输出时钟信号，分别是1分频，3分频和6分频。 其中1分频比较简单： assign CLK1 = CLK; 三分频代码如下： reg [3:0]a; /**************frequency dividing 3*******************/ always @(posedge CLK or negedge RSTn) if( !RSTn ) a = 1d0; else if (CLKa==3d3) begin CLK2=1d1; a=1d0; end else begin CLK2=1d0; a=a+1d1; end 定义了reg变量a,计算CLK脉冲，每一个CLK脉冲自加，达到3的时候输 输出一个CLK2脉冲并清零a变量，重复上面过程。这样便形成CLK时钟的三 分频时钟CLK2。 六分频代码如下： reg [4:0]b; /*************frequency dividing 6*****************/ always @(posedge CLK or negedge RSTn) if( !RSTn ) b = 1d0; else if (CLKb==4d6) begin CLK3=1d1; b=1d0; end else begin CLK3=1d0;