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EDA实验_设计一8位加法器
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技
术
及
应
用
实
验
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告
湖南工业大学科技学院
实验/上机报告
课程名称：EDA技术及应用 专业：电气工程及其自动化 成绩： 指导教师： 戴圣伟 姓名： 日期：2013/10/9 项目序号：实验一 学号： 时间：星期三 项目名称：设计一个8位加法器 组号： 地点：电气楼205
一、实验目的
设计一个8位加法器。
二、实验环境
Quartus II 8.0 开发系统
三、实验内容
利用全加器，设计一个8位加法器。
四、实验过程
设计思想：
8位二进制加法器可以由8个全加器通过级联的方式构成。根据全加器级联的原理，用VHDL设计一个8位二进制数的加法器，可以先设计一个一位全加器，然后利用一位全加器采用元件例化的方式实现加法器。
实验步骤：
1、设计一个全加器
新建工程，建立源文件，输入VHDL设计文件，如下图所示：
完成设计文件输入后，保存文件，对文件进行编译、仿真，以下是仿真结果，如图所示：
由图可知仿真结果正确。
五、实验总结
本次实验的目的是设计一个8位二进制加法器，而8位二进制加法器可以由8个全加器通过级联的方式构成。根据全加器级联的原理，用VHDL设计一个8位二进制数的加法器，可以先设计一个一位全加器，然后利用一位全加器采用元件例化的方式实现加法器。
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