秒表的设计_Verlog_HDL.docVIP

FPGA及数字系统设计 专 周 报 告 系别：XXXXXXXX 班级：XXXXX 学号：XX 姓名：XXXX 日期：XXXX年XX月XX日  专周设计课题 秒表的设计 专周实习目的 1、熟练利用Verilog HDL语言进行数字系统设计。 2、掌握数字系统的设计方法——自顶向下的设计思想。 3、掌握计数器的设计与使用。 4、根据秒表的功能要求设计一个秒表。 5、熟练掌握用Quartus II软件进行系统原理图设计、文本设计以及进行波形仿真。 专周实习所需器材 装有Quartus II软件的电脑一台、FPGA教学实验系统一台、下载 电缆一根。 专周实习要求 1、有秒、分计数，数码扫描显示输出。 2、有清零端和暂停端。 3、在功能允许的情况下，可自由发挥。 4、下载，检查结果是否正确。 专周实习原理 1、功能描述 秒表是一种计时的工具，有着很广泛的用途。本实验中的秒表要求有两个功能按钮：一个是计数和停止计数按钮，当第一次按下此按钮时，秒表开始计数，再一次按下时，秒表停止计数，并显示所计的数字；另一个是清零按钮，当按下此按钮时，秒表清零。在数码管上采用动态扫描显示输出。 基本原理： 本设计中用到的主要元件有计数器、分频器、数据选择器、译码器、位选信号发生器等。秒、分都是60进制计数，所以必须采用两个60进制的计数器，而百分秒择采用的是100进制；分频器