数字逻辑与设计(詹瑾瑜)第四章2015.ppt

* * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * 4.4.5 险象的消除或减弱 2、增加冗余项 1、引入封锁脉冲(由于同步问题不易实现) 如 ，则当B=C=1时或门输出恒为“1”，消除了险象。 3、输出加低通滤波电路 险象所产生的干扰脉冲一般都很窄，所以可以在电路的输出端并接一个小电容来减弱干扰脉冲。 * 1 ≥1 A F B C A` A A` R C * 习题（P105）：1、11、19、20(1)、27(2)。 * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * 3线—8线译码器74LS138(T4138)的真值表如下： S1 S2+S3 A2 A1 A0 Z0 Z1 Z2 Z3 Z4 Z5Z6Z7 1 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 1 1 0 0 1 0 1 1 0 1 1 1 1 1 1 0 0 1 1