第5章 时序电路的VHDL设计.pptVIP

【例5-8】利用信号赋值的“并行特性”（意味着信号同时更新）实现移位 Library IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY SHIFT IS PORT ( CLK, C0 : IN STD_LOGIC ; - -时钟和进位串行输入 MD : IN STD_LOGIC_VECTOR (2 DOWNTO 0) ; - -移位模式控制字 D : IN STD_LOGIC_VECTOR (7 DOWNTO 0) ; - -待并行加载移位的数据 QB : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) ; - -移位数据并行输出 CN : OUT STD_LOGIC) ; - -进位串行输出 END ENTITY; ARCHITECTURE BEHAV OF SHIFT IS SIGNAL REG : STD_LOGIC_VECTOR(7 DOWNTO 0) ; SIGNAL CY : STD_LOGIC ; BEGIN PROCESS (CLK, MD, C0) BEGIN IF CLK‘EVENT AND CLK = ’1‘ THEN - -利用进程的顺序语句构成时序电路 CASE MD IS WHEN 001 = - -带进位循环左移 REG(0) = C0 ; REG(7 DOWNTO 1) = REG(6 DOWNTO 0); CY = REG(7); WHEN 010 = - -自循环左移 REG(0) = REG(7); REG(7 DOWNTO 1) = REG(6 DOWNTO 0); WHEN 011 = - -自循环右移 REG(7) = REG(0); REG(6 DOWNTO 0) = REG(7 DOWNTO 1); WHEN 100 = - -带进位循环右移 REG(7) = C0 ; REG(6 DOWNTO 0) = REG(7 DOWNTO 1); CY = REG(0); WHEN 101 = REG(7 DOWNTO 0) = D(7 DOWNTO 0); - -加载待移数 WHEN OTHERS = REG = REG ; CY = CY ; - -保持 END CASE; END IF; END PROCESS; QB(7 DOWNTO 0) = REG(7 DOWNTO 0); CN = CY; - -移位后输出 END BEHAV; 带进位循环左移（MD=001）仿真波形 并入数据D 此后三个上升沿都为带进位左移，LSB移入C0的值 并入 带进位左移 MSB串入CN 保持 * EDA技术实用教程 第5章 【例5-1】 D触发器的VHDL描述 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF1 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END DFF1; ARCHITECTURE bhv OF DFF1 IS BEGIN PROCESS(CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q = D ; END IF; END PROCESS ; END bhv; D Flip-Flop 边沿检测 5.1 基本时序元件的VHDL描述 上升沿检测 CLK’EVENT AND CLK = ‘1’（边沿检测语句） 信号属性函数——EVENT（发生事件） 用法：信号名’EVENT 函数RISING_EDGE( ) 只能用于标准逻辑位数据类型STD_LOGIC的信号 D触