数电自主设计实验报——Verilog秒表.docVIP

姓名 班级 学号 实验日期 节次 教师签字 成绩 基于BASYS2开发板的 记忆秒表设计 实验目的 熟悉基于Verilog HDL语言输入方式的数字电路的设计方法。 掌握基于FPGA的设计流程。 熟悉BASYS2开发板的使用方法。 熟悉Xilinx ISE软件的使用方法。 培养自己独立自主设计并完成实验的能力。 本实验利用BASYS2开发板的已有资源来进行设计实验，并用Xilinx ISE软件来编写和综合Verilog代码。总体设计方案是设计一个带有记忆功能的秒表。具体而言，该秒表通过BASYS2开发板的50M的时钟进行分频计时，最大计时时间为99.99s，用4位数码管动态显示计时时间，除了有基本的运行、暂停及复位清空功能，还有存储当前时间和查看存储时间的功能。 硬件：BASYS2开发板 软件：Xilinx ISE（编程）、Digilent Adept（下载） /////////////////////////////////////////////////////////程序文件 `timescale 1ns / 1ps //////////////////////////////////////////////////////////////