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电容和频率交流电是能够通过电容的，但是将电容器接入交流电路中时，由于电容器的不断充电、放电，所以电容器极板上所带电荷对定向移动的电荷具有阻碍作用，物理学上把这种阻碍作用称为容抗，用字母Xc表示。所以电容对交流电仍然有阻碍作用。电容对交流电的阻碍作用叫做容抗。电容量大，交流电容易通过电容，说明电容量大，电容的阻碍作用小；交流电的频率高，交流电也容易通过电容，说明频率高，电容的阻碍作用也小。实验证明，容抗和电容成反比，和频率也成反比。如果容抗用XC表示，电容用C表示，频率用f表示，那么XC＝1／(2πfC)。容抗的单位是欧姆。知道了交流电的频率f和电容C，就可以用上式把容抗计算出来。如果已知XC,C,则可知能通过的最小频率f=1/(2π*XC*C)在纯电容的电路中，电容器极板上的电量和电压的关系式是q=CU。同时在△t时间内电容器极板上电荷变化为△q所以电路中电流为I=△q/△t，在电容电路中电容的基本规律是I=C·△u/△t。搜索由于正弦交流电在一周期内的电压作周期变化，所以电压的变化率（△q/△t）是在改变的。由此得出，当电压为零时，其电压变化率（△q/△t）为最大，电路中电流也最大。反之，当电压为最大值时，其电压变化率（△q/△t）为零，电流也为零。所以电路中电流的相位超前于电容两端电压的π/2。以上是f低于电容谐振频率的情况。但是在频率等于谐振频率是电容表现为纯电阻，当高于谐振频率时电容表现为电感。crystal和oscillator晶体振荡器也分为无源晶振和有源晶振两种类型。无源晶振与有源晶振（谐振）的英文名称不同，无源晶振为crystal（晶体），而有源晶振则叫做oscillator（振荡器）。无源晶振需要借助于时钟电路才能产生振荡信号，自身无法振荡起来，所以“无源晶振”这个说法并不准确；有源晶振是一个完整的谐振振荡器。PLLPLL是phase locked loop的缩写，中文译作锁相环。按照架构来分可分为模拟，数字，数模混合型锁相环。按照环路传函可分为一阶，二阶，三阶，高阶锁相环。按照其他分类方式可以分为整数型PLL和小数型PLL，电荷泵型和非电荷泵型PLL，LC VCO（压控振荡器）和ring-VCO 锁相环，等等。PLL的作用主要有频率合成和CDR（时钟数据恢复）。频率合成是指PLL反馈时钟和输入参考时钟锁定，由于在反馈回来中加入了分频电路，所以VCO可以产生是输入参考时钟倍数的时钟。分频电路如果是整数分频，VCO的输出时钟就是参考时钟的整数，如果是小数分频，输出时钟理论上来说可以是任意频率的时钟。利用PLL实现CDR有两种方法，一是将数据作为PLL的输入信号，环路锁定在输入信号的边沿上以恢复出对数据重新采样的时钟；二是PLL产生多相位的时钟，对输入数据进行过采样，利用数字电路判断数据边沿，最终产生对数据重新采样的时钟。提供PLL方面经典参考书：RAZAVI《模拟CMOS集成电路设计》部分章节；BEST《phase-locked loop》，Gardner《phase-locked loop》。关于GPIO Pull Up Pull Down的理解??个人总结：up/down 的是什么呢？个人理解为电平，电平又是个很抽象的概念，不同于我们都知道的电压电流功率等单位，具体可搜索之，在这里，我们可以把电平简单理解为电压。datasheet中对GPIO的描述中有：The port pull-up register controls the pull-up resister enable/disable of each port group. When the corresponding bit is?0, the pull-up resister of the pin is enabled. When 1, the pull-up resister is disabled. ?这个register，看起来是控制了一个电阻的使能or not（根据下面老外博客中的内容，有个电阻来起到pull up还是pull down的效果）。enable的时候即是拉高电平，也就是IO口输出为高电平，disable的时候就是没有拉高电平，也就是说IO口输出的是低电平。ps：看起来我的理解好像没错，此博客和我理解的一样：/js_xj/article/details/6597617up/Pull down Register Working a lot with Raspberry Pi and Arduino stuff lately. The concept of pull-up and pull-down resistors came up quickly and confused me a little at first. So I