EDA技术与VHDL第二次实验.docxVIP

中国矿业大学计算机科学与技术学院实验报告课程名称EDA技术与VHDL学生班级计科10-2班学生姓名蔡潇成学生学验名称时序电路的设计指导老师王冠军一．实验目的熟悉QuartusⅡ的VHDL文本设计过程，学习时序电路的设计、仿真和测试。二．实验任务实验任务1：设计触发器（使用例3-6），给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。实验任务2：设计计数器，同样给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。三．实验过程新建一个文件夹。输入源程序。文件存盘，扩展名为.vhd。创建工程，按照老师要求对软件进行设置。编译文件。进行功能仿真，得到仿真图形。观察RTL电路。引脚锁定和下载。编程下载。10.JTAG间接模式编程。四．实验程序实验任务1：LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF1 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1 : STD_LOGIC ; --类似于在芯片内部定义一个数据的暂存节点 BEGIN PROCESS (CLK,Q1) BEGIN IF CLKEVENT AND CLK = 1 THEN Q1 = D ; END IF; END PROCESS ;Q = Q1 ; --将内部的暂存数据向端口输出（双横线--是注释符号） END bhv; 实验任务2：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10;ARCHITECTURE behav OF CNT10 ISBEGIN PROCESS(CLK, RST, EN) VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST = 1 THEN CQI := (OTHERS =0) ; ELSIF CLKEVENT AND CLK=1 THEN IF EN = 1 THEN IF CQI 9 THEN CQI := CQI + 1; ELSE CQI := (OTHERS =0); END IF; END IF; END IF; IF CQI = 9 THEN COUT = 1; ELSE COUT = 0; END IF; CQ = CQI; END PROCESS;END behav;五．实验结果实验任务1：图1 实验任务1 编译结果图2 实验任务1 功能仿真波形图图3 实验任务1 RTL电路图4 实验任务1 引脚锁定实验任务2：图5 实验任务2 编译结果图6 实验任务2 功能仿真波形图图7 实验任务2 RTL电路图8 实验任务2 引脚锁定六．实验体会在第一次使用QuartusⅡ软件时，对很多东西都不太熟悉，虽然在课上也学习了理论上的知识，但实际操作起来还是有很大的困难，当然老师考虑到大家初次肯定会感到茫然，因此便认认真真教了我们大家具体的操作方法。经过对实验平台软件的熟悉后，我对软件的使用更加透彻了。此次实验做得是时序电路的设计，需要进行下载运行。对于这个实验，我按照课本上的代码，算是对课本知识的一次回顾，回顾课堂上学习的语法以及思想，体会变量与信号的异同点。在实验编程下载之后，开始验证实验的正确性。仍然需要注意一点，有些是共阳极的，有些是共阴极的。这次的实验过程让我受益很多，整个实验设备都是全新的，这也给我做这次实验带来了更多的兴趣，我认真的