EDA技术考试试卷.docVIP

《EDA技术》上机考试试卷 ****班（90分钟） 直接将答案敲写在试卷上（个别题除外，看清题目说明） 答题完成后，使用“文件”菜单 中的“另存为”选项，将此试卷另保存为“学号后两位+姓名.DOC”文件（例如 01王五.DOC ）， 并且将改好名字的文件放置到D盘考生文件夹中去，考生文件夹同样以命名为“学号后两位+姓名”。最后将该文件夹上传到交卷机，完成交卷。 一、填空题 1、结构体有三种描述方式，分别是 行为 描述、 数据流 描述和 控制 描述。 2、构成一个完整的VHDL语言程序的五个基本结构，其包括 配置、 库、 程序包，还有（ 结构体 ）、（ 实体 ）。 3、VHDL的数据对象包括（ 常量 ）、（ 变量 ）?和（ 信号 ） ，它们是用来存放各种类型数据的容器。 4、图形文件的扩展名是（ .gdf ）；使用VHDL语言，文本设计文件的扩展名是（ .vhd ）。 5、给信号赋值的赋值语句是（ ），给变量赋值的赋值语句是（: ）。 二、选择题 1、在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是（B ）。 A. PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。 B. 敏感信号参数表中，不一定要列出进程中使用的所有输入信号； C.? 进程由说明部分、结构体部分、和敏感信号三部分组成； D.? 当前进程中声明的变量不可用于其他进程 2、一个项目的输入输出端口是定义在（? A） A. 实体中；.B. 结构体中；C. 任何位置；D. 进程中。 3、MAXPLUS2中编译VHDL源程序时要求 ?C A. 文件名和实体可以不同名；B. 文件名和实体名无关； C. 文件名和实体名要相同；D. 不确定。 4、下面不属于顺序语句的是 ? C A. ?IF语句；B. ?LOOP语句；C. PROCESS语句；D. CASE语句。? 5、下列标识符中，是不合法的标识符。A. State0 B. 9moon C. Not_Ack_0 D. signalllibrary ieee ; use ieee.std_logic_1164.all ; use ieee.std_logic_unsigned.all ; entity fp is port clk:in std_logic ; q:out std_logic ; end fp; architecture behave of fp is signal x : std_logic; begin process clk variable cnt:integer range 0 to 999; begin if clkevent and clk 1 then if cnt 999 then cnt: cnt+1 ; else cnt: 0 ; x x ; end if ; q x ; end if ; end process ; end behave ; 四、VHDL程序设计 1、使用Max plusⅡ的图形编辑器，设计能实现如下要求的控制电路系统。要求：工厂有3个车间A、B、C，还有两个发电机X、Y，已知Y的发电量是X的2倍。现在如果只有一个车间在工作那么只要由X提供发电即可；如果有2个车间要工作，则要打开Y发电机供电；如果3个车间同时工作，则X和Y都要打开供电。 （将设计好的电路图形文件存放到考生文件夹中，图形文件保存名称自定义） 2、使用硬件描述语言 VHDL 设计一个3选1 数据选择器。输入端、输出端及控制端口自行命名及定义。最后将正确的程序段写在下面。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all ; use ieee.std_logic_arith.all; entity sxy1 is port m: in std_logic_vector 2 downto 0 ; s: in std_logic_vector 1 downto 0 ; y:out std_logic ; end; architecture behave of sxy1 is begin process m,s begin if s 00 then y m 0 ; --如果s 00等于m 0 ，即选择数据0，以下同理。 elsif s 01 then y m 1 ; else y m 2 ; end if; end process; end behave; 《》期末试卷 班适用