EDA 课程设计报 基于VHDL的电子秒表的设计.docVIP

《EDA技术及应用》 课程设计报告 题 目： 基于VHDL的电子秒表的设计 院 （系）： 机电与自动化学院 专业班级： 电气工程及其自动化1101 学生姓名： 心系学弟学妹的好学长 学 号： ** 指导教师： 汪 媛 2014年 1月 6日至2014 年 1月10日 华中科技大学武昌分校制 目 录 1.课程设计目的………………………………………………………………………3 2.课程设计主要内容……………………………………………………………………4 2.1设计实验说明…………………………………………………………………4 2.2数字秒表组成及实现功能……………………………………………………4 2.3系统总体框图…………………………………………………………………4 3.各模块的设计及仿真 ………………………………………………………………5 3.1二十四进制计数器模块设计和仿真…………………………………………5 3.2六十进制计数器模块设计和仿真……………………………………………7 3.3分频器模块设计和仿真………………………………………………………9 3.4 LED显示模块设计和仿真……………………………………………………10 3.5 顶层仿真 ……………………………………………………………………13 4.心得体会 ……………………………………………………………………………15 5.主要参考资料 ………………………………………………………………………16 1.课程设计目的 在Quartus II软件平台上，熟练运用VHDL语言，完成数字时钟设计的软件编程、编译、综合、仿真，使用EDA试验箱，完成数字秒表的硬件功能。本电子秒表的工作原理就是不断输出连续脉冲给加法计数器，加法计数器通过译码器来显示它所记忆的脉冲周期个数。 图2-1 系统顶层设计图 图2-1中左边为三个输入信号en，clk，reset，分别为启动/停止开关，时钟信号和复位开关。中间从上至下依次为count24，count60，count60，fenpinqi。右边是clock1和输出信号wei[3..0], led[6.0]。 3.各模块的设计及仿真 本系统由六十进制计数器模块、二十四进制计数器模块、分频模块执行计时功能, 输入信号是256 Hz，通过分频后为1hz，时钟信号是1 Hz 作为秒表的秒输入, 秒为60 进制计数器, 分也为60 进制计数器, 小时采用二十四进制计数器, 各级进位作为高位的使能控制。 3.1 二十四进制计数器模块设计和仿真 设计一个八位的二十四进制计数器模块，输入信号为en、reset、clk，分别为使能、复位和时钟信号，输出信号为qa[3…0]、qb[3…0]，分别为低4位输出、高4位输出。 图3-1 二十四进制计数器示意图 该模块部分VHDL 源程序如下: LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY count24 IS PORT( en,Reset,clk: in STD_LOGIC; qa: out STD_LOGIC_VECTOR(3 DOWNTO 0); qb: out STD_LOGIC_VECTOR(3 DOWNTO 0)); END count24; ARCHITECTURE a1 OF count24 IS BEGIN process(clk) variable tma: STD_LOGIC_VECTOR(3 DOWNTO 0); variable tmb: STD_LOGIC_VECTOR(3 DOWNTO 0); begin If Reset = 0then tma:=0000; tmb:=0000; else if clkevent and clk=1 then if en=1 then if tma=1001 then tma:=0000;tmb:=tmb+1;