DE2实验练习解答—lab5 Clocks and Timers 【Verilog】【Digital Logic】.docxVIP

/halflife/archive/2010/06/20/1761459.html本练习的主要目的是如何实现和使用一个实时时钟。Part I 3位BCD计数器设计一个3位的BCD计数器。其值按秒递增，输出显示在HEX2~0上，用KEY0复位。计数器的控制信号由50MHz的时钟提供。分析：按秒递增计数，所以要把50MHz的时钟分频得到1Hz的脉冲。3位BCD计数器，可用1位BCD计数器组合，其计数范围000~999。Part I 代码如下： 1/* 2*(C) yf.x 2010 3* 4*Complier :Quartus II 9.1 5*Filename :counter10.v 6*Description:3-digit BCD counter 7*Release :06/20/2010 1.0 8*/ 910module bcd_counter(CLOCK_50,KEY,HEX2,HEX1,HEX0);11output [6:0]HEX2,HEX1,HEX0; //输出显示12input CLOCK_50; //50MHz时钟13input [0:0]KEY; //复位1415wire clk_1hz; //1hz时钟信号16wire [11:0]cnt;