数字电路课件第7章1.pptVIP

表7.2.4 74194功能表 × × × × × × × L L H 8 L × × × × L × H L H 7 H × × × × H × H L H 6 L × × × × × L L H H 5 并入并出 H × × × × × H L H H 4 A B C D A B C D × × H H H 3 保持 × × × × H(L) × × × × H 2 L L L L × × × × × × × × × L 1 A B C D 右移DSR 左移DSL S0 S1 QA QB QC QD 并行输入 时钟脉冲CP 串行输入 控制信号 输 出 输 入 清零 RD 序号 说 明 异步清0 左移1 左移0 右移0 右移1 保持 7.2.4 应 用 例1 远距离数据传送 例2 完成算术运算 移位寄存器 发射 接收 移位寄存器 CP CP D0 ------ D7 D0 ------ D7 左移一位，0010 ?0100，相当于×2; 左移两位 ?1000，相当于×4 ; 同理，右移一位相当于÷2…… 用左移、右移实现×2，÷2运算。 如 (0010) 2 = 210 7.2.4 应 用 例3 时序脉冲产生器。电路如图所示。画出 Q0--Q3波形，分析逻辑功能。 启动 解： 开始启动，信号为0，∴S1=1 此时S0=1，则194工作在“并入并出”状态，Q0-Q3=0111 启动信号撤除后为1，所以S1S0=01，则194工作在“右移”状态。DSR=Q3，故循环移位。因为Q0-Q3总有一个为0， ∴ S1一直为0，不断右移。 CP Q0 Q1Q2 Q3 S1 S0CR DSR 74194 D0D1D2D3 1 1 0 1 1 1 0 1 1 1 绘出波形图如下： 由波形图可知，寄存器按固定的时序，输出低电平脉冲，所以称为时序脉冲产生器。其一个周期为四个脉冲，也称四相时序脉冲产生器。 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 0 1 1 1 * (三位二进制异步加法计数器) (三位二进制异步加法计数器) * 最好改为下降沿触发的计数器 * 最好改为下降沿触发的计数器 * 在非二进制计数器中，最常用的是十进制计数器。非二进制计数器也有同步和异步，加、减和可逆计数器等各种类型。这里我们仅以8421码十进制同步计数器为例，介绍非二进制同步计数器的设计。 解：由于计数器的状态个数、状态转换关系及状态编码等都是明确的，因此其设计过程较其他时序电路简单。 (1) 列出状态表和驱动表如表。 * 自启动能力：对于十进制计数器来说，当有效计数状态为0000~1001，而1010~1111为无效状态。如计数器在工作中，当由于某种原因进入某一无效状态时，如计数器能够自动地在时脉冲的作用下返回到有效状态的循环中来，我们说计数器具有自启动能力。否则，不具备自启动能力。 检查自启动的方法是：画出包括无效状态在内的完整的状态图，看能否从无效状态进入有效状态。 * 输入信号： RD：异步清零端； LD：预置数控制端； A、B、C、D：预置数据输入端；EP和ET：计数使能(控制)端。 输出信号 Q3 Q2 Q1 Q0 ：计数器数码输出端； RCO(=ETQAQBQCQD)：进位输出端。 * (1) 反馈清零法 思想方法：设74161从0000状态开始计数，在输入第九个CP脉冲(上升沿)，输出QDQCQBQA=1001时,产生清零信号，使电路跳过1001~1111七个状态，获得了九进制计数器。 * (2) 反馈置数法 思想方法1：当计数输出QDQCQBQA=1000状态时，使预置数控制信号LD=0，电路产生同步置数过程使QDQCQBQA=0000，这样，电路跳过1001~1111七个状态，获得了九进制计数器。 * 当74161计数到1111状态时，RCO=ET?QD?QC?QB?QA=1，利用RCO信号经译码后使LD=0，由于预置数据输入端DCBA=0111,输入数据被置入QDQCQBQA=0111。同时使RCO=0，LD=1。新的计数周期又从0111开始。这样，电路跳过0000~0110七个状态，获得了九进制计数器。 电路连接： * 0111→1000→1001→…1111→0111。 * 解 设计数器的Q3Q2Q1Q0= 0000，图中ET=EP=RD=1，电路在CP脉冲作用下进行二进制加法计数，电路输出端Q3Q2Q1Q0由0000→0001→0010→0011…当Q3Q2Q1Q0=1011时， LD=0，在下一CP的上升沿到来时并行输入数据D3D2D1