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411109030110马立杰实验四
数字逻辑课程实验报告
实验名称用VHDL语言实现组合逻辑电路
实验人姓名 马立杰
学 ???? 号 411109030110
班 级 4111090702
同组人姓名
实 验 时 间 成 绩
石家庄经济学院信工学院
实验内容
1、多数表决器的设计。
2、全加器的设计。
实验原理
系统输入输出确定
多数表决器：三输入一输出，A、B、C为输入，S为输出。
全加器 ：三输入两输出，A 、B 、C为输入， S、 CO为输出。
真值表
多数表决器：
A B C S 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 全加器：
A B C S CO 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1
逻辑函数表达式（可省略）
电路图
多数表决器：
全加器：
VHDL程序源代码
1.多数表决器：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY decide IS
PORT(A,B,C:IN STD_LOGIC;
S:OUT STD_LOGIC);
END decide;
ARCHITECTURE behave OF decide IS
SIGNAL sel:STD_LOGIC_VECTOR(1 DOWNTO 0);
BEGIN
sel=AB;
PROCESS(sel,C)
BEGIN
CASE sel IS
WHEN00=S=0;
WHEN01=S= C;
WHEN10=S= C;
WHEN11=S=1;
END CASE;
END PROCESS;
END behave;
全加器：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY full IS
PORT(A,B,C:IN STD_LOGIC;
S,CO:OUT STD_LOGIC);
END full;
ARCHITECTURE full_adder OF full IS
SIGNAL sel:STD_LOGIC_vector(1 DOWNTO 0);
BEGIN
sel= AB;
PROCESS(sel,C)
BEGIN
CASE sel IS
WHEN00 =S= C;
CO=0;
WHEN01 =S=NOT C;
CO= C;
WHEN10 =S=NOT C;
CO= C;
WHEN11 =S= C;
CO=1;
END CASE;
END PROCESS;
END full_adder;
测试及分析
多数表决器仿真波形如图：
全加器仿真波形如图：
对实验结果进行分析后，与理论结果一
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