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FPGA应用 建模示例 Verilog设计指南 电路建模方式： 行为描述；～算法级(Algorithm Level) 数据流描述；～寄存器传输级(RTL Level) 结构描述；～门级(Gate Level) 电路描述方式 行为方式：将电路工作设想为一功能单元，把电路工作过程以及对不同情形下电路功能表现出来； 数据流方式：定义逻辑电路中节点变量，以赋值的方式将电路逻辑值传递的过程描述出来，并定义传递时的延时； 结构化方式：以电路中元件的组合来表达； 建模示例 基本模块 触发器，三态缓冲器，译码器 基本时序模块 分频电路，采样电路，状态机 数字处理算法电路 加法器，乘法器 同步RS触发器 module sy_rs_ff(clk,r,s,q,qb); input clk,r,s; output q,qb; reg q; assign qb=~q; always @(posedge clk)begin case ({r,s}) 2’b00:q=q; 2’b01:q=1; 2’b10:q=0; 2’b11:q=1’bx; endcase end endmodule 同步T触发器 module sy_t_ff(clk,r,t,q,qb); input clk,r,t; output q,qb; reg q; assign qb=~q; always @(posedge clk)begin if (r) q=0; else if (t) q=q; else q=~q; end endmodule 同步D触发器 module sy_d_ff(clk,d,q,qb); input clk,d; output q,qb; reg q; assign qb = ~q; always @(posedge clk)begin q=d; end endmodule 同步JK触发器 module sy_jk_ff(clk,j,k,q,qb); input clk,j,k; output q,qb; reg q; assign qb=~q; always @(posedge clk) begin case ({j,k}) 2’b00:q=q; 2’b01:q=0; 2’b10:q=1; 2’b11:q=~q; endcase end endmodule 单向三态缓冲器 module tristate(e,a,y); input e,a; output y; reg y; assign a = (e)?a:1’bz; endmodule 双向三态缓冲器 module bitristate(e,a,b,y); input e,a; inout y; output b; reg y; always @(a or e) begin if (e==1’b1) y_internal = a; else y_internal = 1’bz; end assign y = y_internal; assign b = y; endmodule 3-8译码器 module decode3to8(din,reset,dout); input [2:0] din; input reset_n; output [7:0] dout; reg [7:0] dout; always @(din or reset) begin if (!reset_n) dout = 8’b0000_0000; else case (din) 1’b000: dout = 8’b0000_0001; 1’b001: dout = 8’b0000_0010; 1’b010: dout = 8’b0000_0100; 1’b011: dout = 8’b0000_1000; 1’b100: dout = 8’b0001_0000; 1’b101: dout = 8’b0010_0000; 1’b110: dout = 8’b0100_0000; 1’b111: dout = 8’b1000_0000; endcase end endmodule 偶数分频电路 计数器实现 对N倍分频电路，记数从0开始到N/2-1时，输出翻转，并给计数器复位，重新开始记数 偶数分频电路 module clk_div16(clk_in,reset,clk_out); input clk_in; input reset; output clk_out; reg clk_out; reg [2