DCS800参数设置.docVIP

Synopsys公司逻辑综合工具DC Part 3 邓军勇 西安邮电学院微电子学系 座机电话号码 补充——时序分析 D锁存器电路 传输门实现二选一 锁存器的参数 基于二选一电路的D锁存器 主从D触发器 主从D触发器电路实现 主从D触发器工作原理 主从D触发器时间特性 假设反相器和传输门延迟分别为tpd_inv和tpd_tx,其他延迟为0； Set-up 时间 – 建立时间，信号D在clk上升沿之前必须稳定的时间。 传输延迟 – 从QM到达Q的时间； Hold时间 – 保持时间，信号D在clk上升沿之后必须保持稳定的时间- 如果考虑clk的延时，则如何变化？ Set-up 时间仿真 Set-up 时间仿真 传输延迟仿真 For class handout For lecture Note that !clk is generated locally 20 transistors plus clock inverter – 8 clock loads 4 on clk and 4 on !clk can ignore the buffer inverter overhead since it can be amortized over multiple register bits For class handout progressively skew the input wrt to the clock edge until the circuit fails. the clock is enabled before the nodes on both sides of the transmission gate T2 settle to the same value hold time - D input edge is skewed relative to the clock signal until the circuit fails propagation delay – delay is measured from the 50% point of the clk edge to the 50% point of the Q output * * * * Relative to REG2 * Relative to REG2 * Relative to REG2 * Relative to REG2 * Relative to REG2 EDA技术实验 D1 Q1 D2 Q2 tpd 0 tpd 0 Q D clk clk !clk !clk clk input sampled transparent mode feedback hold mode clk 0 1 正时钟Latch 负时钟Latch Q !clk Q | clk D Q clk Q | !clk D Q D clk 0 1 反馈 clk为低时输出等于输入 clk为高时输出等于输入 Q D clk 1 0 反馈 将反馈环路断开实现输入采样 Master QM D 0 1 Q 1 0 Slave QM D clk 0 1 Q clk 1 0 Slave Master clk QM Q D clk DFF Q D clk 0 transparent hold clk 0?1 hold transparent Q D clk QM I1 I2 I3 I4 I5 I6 T2 T1 T3 T4 Master Slave !clk clk Master Slave !clk clk 主锁存器采样 从锁存器保持 主锁存器保持 从锁存器采样 Q D QM I1 I2 I3 I4 I5 I6 T2 T1 T3 T4 clk 3 * tpd_inv + tpd_tx tpd_inv + tpd_tx zero Volts Time ns D clk Q QM I2 out tsetup 0.21 ns works correctly Volts Time ns D clk Q QM I2 out tsetup 0.20 ns fails Volts Time ns tc-q LH 160 psec tc-q HL 180 psec tc-q LH tc-q HL Path Analysis Types Three types of Paths: Clock Paths Data Path Asynchronous Paths* Clock Paths Async Path Data Path Async Path D Q CLR PRE D Q