《数字逻辑基础》-第03章.pptVIP

第3章 触发器与时序逻辑分析 3.1 时序逻辑电路模型 3.2 触发器 2 用或非门构成的基本R-S触发器 3 时钟控制R-S触发器 3.2.2 常用触发器 2. J-K触发器 3. T触发器 3.2.3 各类触发器的相互转换 3.2.4 触发器应用一例 3.2.5 集成触发器的主要特性参数 * 3.1 时序逻辑电路模型 3.2 触发器 什么是时序逻辑电路？ 组合逻辑: 当前的输出只与当前时刻的输入有关，与过去的输入历史无关。 时序逻辑: 当前的输出不仅与当前的输入有关，而且与过去的输入历史有关。 时序逻辑电路模型： 对于组合逻辑部分，输入分为：外部输入 x1 ~ xp ；内部输入 y1~ yv 输出分为：外部输出 z1 ~ zq ；内部输出 w1~ wu 存储电路接收 w1~ wu，并予以记忆；输出 y1~ yv 就是记忆的内容 用两组逻辑表达式共同描述时序逻辑电路的功能： 因 w 是 x 和 y 的函数，故 该方程组表明，时序逻辑电路的外部输出和次态都是外部输入和现态的函数。 w 称为激励函数。 输出函数 次态函数 存储电路由若干触发器组成. y1~ yv 称为时序逻辑电路的状态。 一般，电路的状态在输入发生变化前后是不一样的，分别称为现态和次态，记为 y（n）和 y（n+1），简记为 y 和 y（n+1） 。 有两个互补的输出端: Q 和 ,用于指示当前所处的状态。 “1”态时Q端输出高电平，“0”态时Q端输出低电平。 有一组输入信号：通常为1~3个，作用 ：令触发器状态发生转移 有两个稳定状态: “0”状态、“1”状态； 触发器: 具有记忆功能的电子器件。 现态：输入作用前的状态，记作 和 ，简记为 Q 和 。 次态：输入作用后的状态，记作 和 。 3.2.1 基本R-S触发器 1 用与非门构成的基本R-S触发器 电路 逻辑符号 R： 复位（Reset）端 S： 置位（Set）端 工作原理 若R = 1、S = 1，则： 只要保持R = 1、S = 1不变，状态将一直保持下去。 若R = 0、S = 1，则： R = 1 S = 1 S = 0 R = 1 S = 1 如果 若R = 1、S = 0，则： R = 1 1 S = 1 R = 0 0 0 R = 1 S = 1 如果 1 0 若R = 0、S = 0，则： 1 1 0 0 1 1 ? ? 在 R = 0、S = 0期间： 当 返回 R = 1、S = 1 时：状态不确定 保证R-S触发器正常工作必须满足的条件： R 和 S 不能同时为0。 结论： （1） 不论现态是什么， 在 R 端施加低电平能将现态强制性地转换到 “1” 态； 在 S 端施加低电平能将现态强制性地转换到 “0” 态； R 和 S 不能同时施加低电平。 （2） R 和 S端的有效电平为低电平 逻辑功能 不变 置1 置0 不定 功能说明 Q 1 0 Ф Qn+1 1 1 1 0 0 1 0 0 R S 功能表 1 1 RS=10 1 0 RS=11 RS=00 RS=01 0 0 Ф Ф Qn+1 1 0 Q 状态表 将功能表改写为状态表 次态卡诺图 Qn+1 次态方程： 约束方程： 用状态表描述逻辑功能 特征方程 用特征方程描述逻辑功能 由卡诺图导出次态方程 不定 置0 置 1 不变 功能说明 Ф 0 1 Q Qn+1 1 1 1 0 0 1 0 0 R S 功能表 电路 逻辑符号 （注意小圆圈的位置） 次态方程： 约束方程： 结论： （1） 不论现态是什么， 在 R 端施加高电平能将现态强 制性地转换到 “0” 态； 在 S 端施加高电平能将现态强制性地转换到 “1” 态； R 和 S 不能同时施加高电平。 （2） R 和 S端的有效电平为高电平 基本R-S触发器的缺点： （1） 存在约束关系，操作不便； （2） 对R、S要求严格，要相互配合，准确实时。 改进措施： 先施加好R、S信号，再用另一个统一、标准的信号实施触发。 时钟信号，简称时钟，记为 CP 或 CLK 基本R-S触发器 控制门 工作原理： 当 CP=0 时，G3、G4门被封锁，不管R、S如何变化，G3、G4门都输出1。触发器的状态不会改