安培計、伏特計與歐姆定律.docVIP

計數器 實驗目的： 了解二進制計數器(counter)之構成。 熟悉狀態圖(state diagram)及狀態表(state table)的用法。 了解BCD Counter的設計流程。 利用FPGA實現計數器。 實驗原理： counter的構成一般為正反器(Flip-Flop) ，而flip-flop可分為四種。茲介紹如下： RS flip-flop RS flip-flop是一種最基本的flip-flop，其符號及真值表如Fig.1。 Fig.1 為了使flip-flop能夠同步控制，輸入除了RS之外，通常會附加一個時脈(clock)在輸入端，有clock的flip-flop其輸出必須視clock的高電位或低電位而決定動作與否，若clock輸入端加有小圈圈，則clock必須在低電位時flip-flop才會運作。 Fig.2 Fig.2的flip-flop其左端CK處多加了三角符號，代表其為邊緣觸發型(edge trigger)的flip-flop，一般常用的flip-flop大都為觸發型，以下就只針對其他常見的觸發型flip-flop做概略的介紹。 D flip-flop D flip-flop可由RS flip-flop外加一些邏輯電路而成，其符號及真值表如Fig.3。 Fig.3 JK flip-flop 為了克服RS flip-flop在輸入(R,S) = (1,1)時狀態不穩定(unstable)的缺點，修改之後成為JK flip-flop，其符號及真值表如Fig.4。 Fig.4 T Flip-Flop T flip-flop如同D flip-flop一樣只有一個輸入訊號及clock，其符號及真值表如Fig.5。 Fig.5 由上述四種型式Flip-Flop的真值表(truth table)，我們可以反推出其各自的狀態表(state table)。 RS flip-flop的state table如下頁Fig.6。 Qn Qn+1 S R 0 0 0 d 0 1 1 0 1 0 0 1 1 1 d 0 Fig.6 (d表don’t care) D flip-flop的state table如Fig.7。 Qn Qn+1 D 0 0 0 0 1 1 1 0 0 1 1 1 Fig.7 JK flip-flop的state table如Fig.8。 Qn Qn+1 J K 0 0 0 d 0 1 1 d 1 0 d 1 1 1 d 0 Fig.8 T flip-flop的state table如Fig.9。 Qn Qn+1 T 0 0 0 0 1 1 1 0 1 1 1 0 Fig.9 狀態圖(state diagram) State diagram的功用是可以讓我們清楚的知道整個系統訊號的運作情形。依據state diagram可以找出其相對之state table，進而由K’map化簡之後可得到所要設計的電路。例如我們要設計一個15-state具有上數功能的counter，首先可列出所有的state如Fig.10。 定義好我們所要的規格後，Fig.11便可容易的畫出來，其中箭頭的方向表示state改變的方向，從Fig.11中我們可以依循箭頭的方向看出整個系統的運作情形。 State Decimal Binary State 0 0 0000 State 1 1 0001 State 2 2 0010 State 3 3 0011 State 4 4 0100 State5 5 0101 State6 6 0110 State7 7 0111 State8 8 1000 State9 9 1001 State10 10 1010 State11 11 11 1011 State12 12 1100 State13 13 1101 State14 14 1110 State15 15 1111 Fig.10 Fig.11 狀態表(state table) 接下來我們必須根據state diagram將系統的state table列出。Prese