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第三章 时序逻辑 时序逻辑概念 时序电路: 组合电路和存储电路（不可或缺）。 时序电路输出: 不仅取决于电路当前输入，还与电路过去输入状态有关 存储中记忆 。 时序电路分同步和异步时序电路 。 同步时序电路有“公共”时钟脉冲（CP 信号----电路中各记忆元件受它统一控制。 异步时序电路没有统一时钟信号----各记忆元件不受同一时钟控制 时序电路 输入和输出信号 外部输入：输入变量X 外部输出：输出（变量）函数F 存储电路输出：状态变量（反馈） 存储电路输入：激励变量（信号） 时序电路的描述方法 1 逻辑方程组 输出方程、状态方程（特性方程）和激励方程 2 状态（转换）表 将输出方程与次态方程结合在一起，用表格形式来表示同步电路的次态/输出与现态/输入的对应关系。 3 状态（转换）图 表示同步时序逻辑电路状态/输出变化的一种图形方法，更清晰、直观。 4 时序图 波形图方式表达时序电路各信号在时间上对应关系。 3.1锁存器 锁存器由门电路构成，为存储电路记忆部件（触发器、寄存器）,时序电路基本单元。基本特性有: 1 两个互补输出端Q和Q’。 Q 0 1 时, Q’ 1 0 2 两稳定状态： Q 1，1状态； Q 0, 0状态。 3 输入改变，可转换到另一状态。 现态（Qn）：输入信号变化前状态； 次态（Qn+1）：输入变化后状态； 锁存器状态 锁存器类型 按照逻辑功能 SR锁存器、 D锁存器 按照电路结构 基本SR锁存器 门控SR锁存器 门控D锁存器 基本SR锁存器 ?逻辑符号 基本SR锁存器 基本RS锁存器 功能 置0 （R’ 0,S’ 1） 置1 （R’ 1,S’ 0） 保持（R’ S’ 1） 不定（R’ S’ 0） 状态转换图 圆圈:状态 箭头:转移 旁注:条件 门控SR锁存器 基本SR锁存器的改进：?增加控制门G3 、 G4和控制信号EN EN 1，锁存器接受输入信号 EN 0， 状态不变 S’ R’ 1 。 先决条件： 数据信号S，R先到，信号EN后到。 门控SR锁存器 存在问题： 1 避免S R 1：如EN 1，输出不稳定 2 EN 1, 状态易受干扰. 门控D锁存器 ?一个数据输入端D。 工作原理： D＝１且 EN＝１，锁存器置“１”； D＝０且 EN＝１，锁存器置“０”。 EN＝0，锁存器状态不变。 先决条件：数据信号D先到，信号EN后到。 3.2 触发器 类型 按照逻辑功能 分RS、 D、 T、JK四种类型。 按照有无时钟信号 同步触发器和异步触发器 按照材料及存储方式 动态触发器和静态触发器。 集成双稳触发器 SR触发器 D触发器 JK触发器 T触发器 SR触发器 功能表 置0 置1 保持功能 不定状态 状态转换图 同步SR触发器 工作原理： CLK＝0，触发器状态不变 CLK＝上升沿，产生尖峰脉冲,触发器状态改变 CLK＝1，触发器状态保持 避免:S R 1 D触发器 逻辑结构　 单端输入型触发器。 D为数据输入，CP为时钟输入。 在同步RS 触发器的基础上增加一个非门。 D 触发器是存储器“写”电路的基础。 D触发器 JK 触发器 JK 两个控制输入端。四种组合下，输出均有意义。 与RS触发器相似，但RS两个输入端不能同时为1。 JK触发器在输入端同时为1时，触发器状态翻转一次。 逻辑功能 置0（JK＝01 置1 （JK＝10 保持（JK＝00 翻转（JK＝11 JK 触发器 功能表 特性方程 状态转换图 负边沿JK触发器 功能表 在时钟信号CP的下降沿, 触发器功能表 JK 00 保持 JK 01 置0 JK 10 置1 JK 11 翻转 特征方程 T触发器 逻辑结构 将JK触发器的J、 K端连接在一起，构成T触发器，公共端T 是控制端。 逻辑符号 特性方程 T 1 反翻 T 0 保持 直流参数 输入高电平低限（开门电平）UIH UOH ＝ UIH 输出高电平低限UOH 输入低电平高限（关门电平）UIL UOL ＝ UIL 输出低电平（高限）UOL 电源功耗（电流）ICC 触发器的参数 时间参数 ts：数据建立时间（D在CP有效边沿之前的提前量） 提前量不够，数据将不能在边沿打入） th：数据保持时间 D在CP有效边沿之后的保持时间 保持时间不够，数据同样不能被打入触发器 twh：时钟高电平宽度。 CP保持高电平的最小持续时间 twl： 时钟低电平宽度。 CP保持低电平的最小持续时间 fmax：触发器最高工作频率 tp: 触发器翻转延迟时间 时钟信号（幅度50％）到触发器Q端输出信号（幅度50％）的时间间隔 功能触发器