2014年测控专业VerilogHDL设计题库.docVIP

2014年测控专业Verilog HDL课程设计 一、资料下载 1、软件包下载（软件破解过程搜索“百度经验”） Quartus II 9.0软件下载（包含安装软件，破解介绍） /cAus5Bm2hhrg3 提取码 7533 2、例程下载 /cAuspmKWXYNsa 提取码 25f6 3、期末复习资料下载 /cAusa3BqkqGwR 提取码 dfe8 二、课程设计 1、多路选择器设计实验 要求：教材P-111 4-1 例程：\EXPERIMENTs\EXP0_MUX41 根据例程写出实验报告，包括程序设计、软件编译、仿真分析，给出实验分析报告、仿真波形及分析报告。 2、乐曲硬件演奏电路设计 要求：教材P-225 8-5 实验任务一、实验任务二 例程：\EXPERIMENTs\EXP4_Music 根据例程写出实验报告，包括程序设计、软件编译、仿真分析，给出实验分析报告、仿真波形及分析报告。 参考格式： 直流电机的PWM控制器的设计 Verilog HDL硬件描述语言 本文的程序采用Verilog HDL硬件描述语言，Verilog HDL硬件描述语言时目前应用最广泛的硬件描述语言，Verilog HDL可以用来进行各种层次的逻辑设计，也可以进行数字系统的逻辑综合，仿真验证和时序分析等。Verilog HDL适合算法级，寄存器级，逻辑级，门级和版图级等各个层次的设计和描述。本文就是基于FPGA，产生PWM波形，通过Verilog HDL语言编程实现电机的运转控制的。 1.4.2 Verilog HDL功能 Verilog HDL典型的功能，基本逻辑门，例如a n d、o r和n a n d等都内置在语言中。 用户定义原语（ U D P）创建的灵活性。用户定义的原语既可以是组合逻辑原语，也可以是时序逻辑原语。 开关级基本结构模型，例如p m o s 和n m o s等也被内置在语言中。 提供显式语言结构指定设计中的端口到端口的时延及路径时延和设计的时序检查。 可采用三种不同方式或混合方式对设计建模。这些方式包括：行为描述方式—使用过程化结构建模；数据流方式—使用连续赋值语句方式建模；结构化方式—使用门和模块实例语句描述建模。 Verilog HDL中有两类数据类型：线网数据类型和寄存器数据类型。线网类型表示构件间的物理连线，而寄存器类型表示抽象的数据存储元件。能够描述层次设计，可使用模块实例结构描述任何层次。 设计的规模可以是任意的；语言不对设计的规模（大小）施加任何限制。Verilog HDL不再是某些公司的专有语言而是I E E E标准。人和机器都可阅读Verilog 语言，因此它可作为E D A的工具和设计者之间的交互语言。Verilog HDL语言的描述能力能够通过使用编程语言接口（ P L I）机制进一步扩展。P L I是允许外部函数访问Verilog 模块内信息、允许设计者与模拟器交互的例程集合。 设计能够在多个层次上加以描述，从开关级、门级、寄存器传送级（ RT L）到算法级，包括进程和队列级。能够使用内置开关级原语在开关级对设计完整建模。 同一语言可用于生成模拟激励和指定测试的验证约束条件，例如输入值的指定。 Verilog HDL 能够监控模拟验证的执行，即模拟验证执行过程中设计的值能够被监控和显示。这些值也能够用于与期望值比较，在不匹配的情况下，打印报告消息。 在行为级描述中， Verilog HDL不仅能够在RT L级上进行设计描述，而且能够在体系结构级描述及其算 法级行为上进行设计描述。 能够使用门和模块实例化语句在结构级进行结构描述。 在Verilog HDL 的混合方式建模能力，即在一个设计中每个模块均可以在不同设计层次上建模。 Verilog HDL 还具有内置逻辑函数，例如（按位与）和|（按位或）。对高级编程语言结构，例如条件语句、情况语句和循环语句，语言中都可以使用。可以显式地对并发和定时进行建模。 提供强有力的文件读写能力。 1.5 PWM脉冲宽度调制介绍 脉冲宽度调制是一种模拟控制方式，其根据相应载荷的变化来调制晶体管栅极或基极的偏置，来实现开关稳压电源输出晶体管或晶体管导通时间的改变，这种方式能使电源的输出电压在工作条件变化时保持恒定，是利用微处理器的数字输出来对模拟电路进行控制的一种非常有效的技术。PWM控制技术以其控制简单,灵活和动态响应好的优点而成为电力电子技术最广泛应用的控制方式,也是人们研究的热点。脉冲宽度调制（PWM）是一种对模拟信号电平进行数字编码的方法。通过高分辨率计数器的使用，方波的占空比被调制用来对一个具体模拟信号的电平进行编码。PWM信号仍然是数字的，因为在给定的任何时刻，满幅值的直流供电要么完全有(ON)，要么完全无(OFF)。电压或电流源是