步进机控制FPGA程序(调试通过).docVIP

begin step motor direction:block --步进电机方向设定电路模块 begin 　process dir,manner,angle 　begin 　　--if ini ′1′then 　　cc conv integer manner ; 　　if dir ′0′then --逆时针方向旋转 case cc is when 1 --一相激励 　count 0;　cntini 0;　cntinc 2; angleDnCntDec 2; --10; when 2 --二相激励 　count 7;　cntini -1;　cntinc 2; angleDnCntDec 2; --1 when 3 --一-二相 　count 0;　cntini 0;　cntinc 1; angleDnCntDec 1; --0 　when others --manner 00 autodetect 　　if angle rem 2 1 then --二相 　count 7;　cntini -1;　cntinc 2; angleDnCntDec 2; --10; else --一相 　count 0;　cntini 0;　cntinc 2; angleDnCntDec 2; --1 end if; --an end case; --man 　end process; step motor moving:block --步进电机步进移动与定位控制 　counting reset: process reset,ini,angle,clk 　begin 　　if reset ′1′then 　　count 0;　　angleDnCount 0; 　　elsif clk′event and clk ′1′then 　　if ini ′0′then 　　count 0+cntini;　angleDnCount angle; 　　else count count+cntinc; 　　if angleDnCount angleDnCntDec then 　　angleDnCount angleDnCount-angleDnCntDec; 　　else angleDnCount 0; end if; end if; 　　end if; 　end process; table mapping:block --编码输出 　baBA 0000 when angleDnCount 0 else 0001 when count 0 else 0011 when count 1 else 0010 when count 2 else 0110 when count 3 else 0100 when count 4 else 1100 when count 5 else 1000 when count 6 else 1001;when count 7; 　end stepmotor arch; 用 Verilog—HDL语言设计的两相八拍工作方式如下： module mode clk,dir,rst,q ;//模块端口定义 input clk,dir,rst; output[3:0]q; reg[3:0]q; always@ posedge clk if !rst //判断复位信号是否有效 q 4b0000; else if dir //方向控制信号，为1电机正转 case q //状态转移表 4b0000:q 4b0001; 4b0001:q 4b0011; 4b0011:q 4b0010; 4b0010:q 4b0110; 4b0110:q 4b0100; 4b0100:q 4b1100; 4b1100:q 4b1000; 4b1000:q 4b1001; 4b1001:q 4b0000; endcase else case q 4b0000:q 4b1001; 4b1001:q 4b1000; 4b1000:q 4b1100; 4b1100:q 4b0100; 4b0100:q 4b0110; 4b0110:q 4b0010; 4b0010:q 4b0011; 4b0011:q 4b0001; 4b0001:q 4b0000; endcase endmodule