电子科技大学836数字电路2016素材.pptVIP

* 利用74X163和必要的门电路设计一模14计数器，计数序列为：1、2、3、4、5、6、7、8、9、10、11、12、13、15、1、2…..。完成设计并画出电路。 1101（13）后载入1111（15）； 1111（15）后载入0001（1）； 计数器 * * 例：下图是可变进制计数器。其中的74x161为异步清零，同步计数的十六进制计数器。 1）写出Y的表达式； 2）试分析当控制变量A为1和0时电路各为几进制计数器，写出计数顺序。 计数器 * * 移位寄存器计数器 D0 = F ( Q0 , Q1 , … , Qn-1 ) 反 馈 逻 辑 D Q CLK Q D Q CLK Q D Q CLK Q D Q CLK Q CLK FF0 FF1 FF2 FF3 一般结构： * * 用移位寄存器实现。环形、扭环形。 要实现一个模为8的计数器，至少需要（ ）个触发器；若用环形计数器实现，需要（ ）位移位寄存器，或用（ ）位移位寄存器构成的扭环形计数器实现。 n个触发器构成的最大长度线性移位寄存器型计数器（LFSR），其计数长度为（ ）。 4位扭环形计数器（初始状态为0000）的输入端时钟频率为16kHz，其输出端信号的频率为 ( )，占空比为 ( )。 计数器 * 例：用2片74x74（含4个D触发器）设计以下电路： 1）异步二进制加法计数器； 2）在1）的基础上用清0法构成模12的加法计数器。 3）异步二进制减法计数器； 4）在3）的基础上用置数法构成模10的计数器。 * 计数器 * * 序列检测器： 试画出1101序列检测器的状态图或状态表。（可重叠，不可重叠） 设计一个同步时序电路，该电路具有一个输入和一个输出。每输入4位码后，电路返回到初始状态；在这4位输入码中，当且仅当其为1100时，输出为1，否则，输出为0。试拟出原始状态表。（8421BCD码检测器？） 设计一个序列检测器，完成下面功能：当连续输入的5位数据中前3位为101，且包含1的个数大于等于3时，输出为1；否则输出为0。试写出Mealy型最简状态转换图（表）。 * * 序列检测器： 例：设计一个同步时序电路，该电路具有两个输入X、Y和一个输出Z。在连续两个或两个以上的时钟脉冲作用期间，若输入X、Y保持不变并且取值相异时，输出Z=1；否则，输出Z=0。试列出原始状态表和最简状态表。 利用D触发器构成移位寄存器，加上必要门电路设计一个序列信号检测电路，该电路有一个串行数据输入端和一个检测输出端；每当接收到“11100”数据串时，输出高电平，否则输出低电平；画出电路连接图。 * 利用全加器构成全减器 对应关系及变化： 被加数?被减数 不变 ； 加数?减数 取非； 进位输入/输出?借位输入/输出 取非，改为低电平有效； 本位和?本位差 不变； S = X ? Y ? CI CO= X·Y+X ·CI+Y·CI 全加器 全减器 X Y CI CO S 一位全加器 一位全减器 X Y BIN BOUT D S = X ? Y ? CI CO= X·Y+X ·CI+Y·CI 全加器 全减器 例1：用4位加法器实现4位减法运算 方法1：用4个一位全加器级联 X0 Y0 X1 Y1 X2 Y2 X3 Y3 BOUT_L BIN_L 1 BIN BOUT 0 方法2：用4位加法器74X283 补码加法溢出的判断 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 Ci X Y S Ci+1 全加器真值表 Ci?Ci+1 例：用4位加法器实现4位加/减法器 例：用4位加法器实现4位减法运算 方法1：用4个一位全加器级联 溢出的判断？ A4A3A2A1 B4B3B2B1 F4 F3 F2 F1 CO CI e4 e3 e2 e1 a4a3a2a1 M b4 b3 b2 b1 * 举 例 例：设计一个将4位二进制数转换为8421BCD码的电路 用门电路实现 用加法器实现 用加法器和比较器实现 * * 例：使用一片74LS85（比较器）、一片74LS283（加法器）和必要的门，设计一个电路，将2421BCD码（X3X2X1X0）转换为余3码（Y3Y2Y1Y0）。 十进制数 2421码 余三码 十