2 Verilog HDL语言基础.ppt

第 二讲 Verilog HDL语言基础 内容： 语言基本词法 主要数据类型 参数 常用系统任务和函数 常用编译指令 表达式与运算符 模块与端口 语言基本词法 Verilog中的基本词法约定与C语言类似。包含注释、分隔符、数字、字符串、标识符和关键字。 Verilog是自由格式，即语句可以在一行内编写，也可跨行编写，用分号分隔。由空格（\b）、制表符(\t)和换行符组成空白符，在文本中起一个分隔符的作用，在编译时被忽略。例： 标识符 标识符必须以英语字母（a-z, A-Z）起头，或者用下横线符（ _ ）起头。其中可以包含数字、$符和下横线符。 标识符最长可以达到1023个字符。 模块名、端口名和实例名都是标识符。 Verilog语言是大小写敏感的，因此sel 和 SEL 是两个不同的标识符。 合法和非法标识符 合法的： shift_reg_a _index bus263 特别的标识符 特别标识符是用 “\” 符开始，以空格符结束的标识符。它可以包含任何可打印的ASCII字符。 “\”符和空格并不算是标识符的一部分。 特别标识符往往是在综合工具自动综合生成的网表中使用。 例： \~#@sel , \bus+index , \{A,B} , Top.\3inst .net1 , //在层次模块中的标识名 四种基本逻辑值 0、低、伪、逻辑低、地、VSS、负插入 常量 Verilog HDL中有三类常量： 1) 整型 2) 实数型 3) 字符串型 下划线符号（ _）可以随意用在整数或实数中，它们就数量本身没有意义。它们能用来提高易读性。 整数和实常数 Verilog 语言中常数可以是整数或实数： 整数简单十进制格式表示为有符号数，如 20、－10。 整数基数表示方法： 《位数》’《基数》《值》 其中、《位数》： 表明该数用二进制的几位来表示 《基数》： 可以是2（b、B），8（o、O），10（d、D）或 16（h、H）进制。 《数值》： 可以是所选基数的任何合法的值，包括 不定值（ x 、X）和高阻值（ z、Z）。 例:64’hff01 ， 8’b1101_0001 ， ’h83a , 4’b1xxX ，4’d20 等 基数表示中未定义位数，长度由数值决定。数值超过位数，左边超出位截掉；数值不足位数，左边补0、x或Z。 实常数可以用十进制表示也可以用科学浮点数表示，例：32e-4 （表示0.0032）， 4.1E3( 表示 4100），10.567, -100.00 等 字符串 字符串常常用于表示需要显示的信息。与 C语言相似，用8位ASCII值表示的字符可看作是无符号整数。因此字符串是8位ASCII值的序列。 字符串是双引号内的字符序列。字符串不能分成多行书写。例: “INTERNAL ERROR”，” REACHED－HERE ”。 在字符串中可以用各种格式控制符，例： \n 换行符 \t 制表符 \\ 字符\本身 \ 字符 \206 八进制数206对应的字符 主要数据类型 Verilog 有二种主要的数据类型： 线网（Net）类型 表示器件之间的物理连接, 称为线网类型信号。 寄存器（Register）类型 表示抽象的数据存储单元，称为寄存器类型信号或变量。注意寄存器类型并不一定是逻辑电路中的寄存器。 线网（Net）类型 由模块或门驱动的连线。 驱动端信号的改变会立刻 传递到输出的连线上。 例：右图上，selb的改 变，会自动地立刻影响或 门的输出。 如果没有驱动元件连接到线网，线网的缺省值为z 线网类型信号的主要种类 在为不同工艺的基本元件建立库模型的时候，常常需要用不同的连接类型来与之对应，使其行为与实际器件一致。常见的有以下几种。 类型 功能 wire, tri 对应于标准的互连线（缺省） supply1, supply2 对应于电源线或接地线 wor, trior 对应于有多个驱动源的线或逻辑连接 wand, triand 对应于有多个驱动源的线与逻辑连接 trireg 对应于有电容存在能暂时存储电平的连接 tri1