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1.DS1023 延时芯片 8bit可编程定时元件 特性： 步长类型：0.25ns，0.5ns，1ns，2ns，5ns 片上参考延时 可配置的脉冲宽度、延时线、调制器或自激振荡器 可以延时1个整周期甚至更长 保证单调性 并行或者串行可编程 单5V供电 16引脚的DIP 双列直插式封装 或者SOIC 小外形集成电路 封装 引脚分布图： 引脚描述： IN -输入 OUT/ -输出 P0/Q -并行输入P0（并行模式） REF/PWM -参考或者PWM输出 -串行数据输出（串行模式） P1/CLK -并行输入P1（并行模式） /S -并行/串行可编程选择 -串行输入时钟（串行模式） P2/D -并行输入P2（并行模式） MS -输出模式选择 -串行数据输入（串行模式） P3-P7 -剩余的并行输入口 LE -输入锁存使能 GND -地 VCC -提供电压 描述： DS1023是一个8bit可编程延时线，在功能方面类似于DS1020/DS1021. 额外增加的特性用于扩大应用范围： 内部的延时线结构经过优化修改，已经可以使得信号被延时至1个整周期甚至更长的时间。和一个片上参考延时（用来抵消芯片固有延时或称为“0档位”延时）相结合，时钟相位可以有0-360°的变化范围。 片上选通允许设备提供一个脉宽调制输出，由输入值触发，输入持续时间由编程值设定。 如果外部输出端和输入端连接，那么芯片的二选一输出信号可以反转，此时可将其看作一个自激振荡器。 可编程： 芯片的可编程性和DS1020/DS1021一样。串行的时钟和数据3个引脚，是和并行的输入引脚复用的。 /S 引脚的功能是“模式选择”，和DS1020/DS1021一样。低电平使能并行模式：只有在LE是高电平时，编程值才会改变；LE是低电平时，数据锁存，并行输入值改变不会影响可编程值。这对于多路复用是有用的。对于硬连线的应用来说，LE应该束缚于高电平。 当 /S引脚置高，使能串行模式：LE必须维持高电平才能装载或者读取内部寄存器的值，延时时间由之前设定的值决定。在时钟的上升沿数据导入。当LE置低，数据传输结束，新的值激活。 并行模式： 并行可编程模式中，经过一段延时，DS1023的输出会和输入的逻辑状态保持一致。延时时间由输入管脚P0~P7决定。可编程的并行输入可以使用直流电平，也可以使用计算机产生的数据。少量的修改延时值，跳线就可能把输入管脚连接到VCC或者GND。对于进行频繁时间调整的应用来说，DIP封装适合。 当使用计算机生成的数据时，8bit并行可编程芯片具有最大限度的灵活性。......P2 串行模式： 串行可编程模式中，经过一段延时，DS1023的输出会和输入的逻辑状态保持一致。延时时间由串口D的8bit输入值来决定。当观察data setup和data hold时，时序数据在时钟的上升沿从最高有效位装载至最低有效位。在装载或者读取内部8位输入寄存器时，LE应该为1。当LE 变为0时，数据传输结束，新的延时值被激活。 当延时值被移入串行数据输入D时，先前的8bit输入寄存器中的数据按照从高到低的顺序从输出口Q输出。将一个DS1023的串行输出口和另一个DS1023的串行输入口相连，许多这样的设备首尾相接，就形成了用于可编程目的的daisy-chain（菊花链）（级联结构）。如图1所示，串行bit总数必须8倍于“单位菊花链”的个数而且8bit数据必须按照从高到低的顺序打入。 如图2所示，通过用一个值为1KΩ-10KΩ的电阻连接串行输出口Q和串行输入口D，应用可以读取DS1023延时线的设定。因为读过程是有破坏性的，电阻还原了读的值而且在向设备写的过程中提供了绝缘。电阻一定要将最后一个设备的串行输出Q和第一个设备的串行输入D连接。串行读出器通过一个电阻自动复位，设备在写串行数据时处于高阻态。 初始化串行读取，LE为1，CLK为0。在一段等待时间（tEQV）后，bit7（最高有效位）出现在串口输出（Q）。在第一个时钟上升沿，bit7重写，在一段时间tCQV后，bit6出现在串口输出。为了还原输入寄存器的初始状态，这个时钟过程要被重复8次。如果是菊花链，这个过程要在每个组件上重复8次。如果读取的值在LE置0前还原，就不需要校正时间（tEDV），编程延时保持不变。 因为DS1023是CMOS设计，未使用的输入引脚（P3-P7）应该连接定义明确的逻辑电平，一定不能悬空。串口输出Q/P0如果不用要悬空。 图1 和 图2 参考延时： 所有的延时线都有固有延时，这是由于从输入缓冲器到输出缓冲器存在传播延迟。在DS1023中，与延时步长相比，固有延时是很大的。为了简化系统设计，一个参考延时被包含在了片上，用来抵消固有延时。这就意味着DS1023输出的最小可编程延时相对于参考延时来说实际上是0。