实验3Verilog语言简单数字设计与仿真-.docVIP

实验3 ：Verilog语言简单数字设计与仿真 实验目的 掌握Verilog语言简单组合电路设计和实现方法； 掌握Verilog语言简单时序电路设计和实现方法； 学会如何对设计的电路正确性进行验证（写仿真测试程序、仿真、观察仿真结果）。 二、实验内容 设计一个3-8译码器，编写测试程序，完成设计验证； 设计一个8-3优先级编码器，编写测试程序，完成设计验证； 设计一个带同步复位和装载功能的4位寄存器，编写测试程序，完成设计验证； 设计一个带同步装载、使能和清零功能的4位计数器，编写测试程序，完成设计验证。 三、实验要求 所有的Verilog程序必须自己编写，所有实验内容的仿真结果要正确。 四、实验结果 1、3-8译码器代码为： 以000、010、110为测试序列得到正确的波形： 2、8-3优先级编码器代码如下： 10000001为测试代码，得到001与000正确波形输出： 3、四位寄存器代码如下： 以0、1、1、1输入，在100ns时清零： 4、4位计数器代码如下： 测试波形，在40ns时使能开始，120秒后清零，得到正确的波形： 五、实验总结 经过这次的实验，我们熟悉了一些编码转化的方法，了解到它们的原理后便可以完成代码实现。而且实现了一个寄存器和计数器，也是为之后的学习奠定了很多的基础。对于这次verilog语言简单的数字设计和仿真受益匪浅，在得到正确的波形后十分开心，希望在以后的每次试验中都能收获很多。