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一种DC到40 GHz测试结构的设计 　　摘 要： 高速信号在传输的过程中将遇到信号完整性的问题的困扰，尤其当信号速率超过10 Gb/s时，当传输结构发生变化的时候，在导体之间传输的场将发生变化，传输过程的阻抗将发生变化。通过对传输结构变化的地方进行修正，可以对阻抗变化进行一定的补偿，减小结构变化处带来的信号反射，减小信号传输损耗，最终整个测试板在40 GHz时仿真损耗仅为1.1 dB，并通过两个测试结构对接进行了S参数和眼图的测试评估。 　　关键词： 阻抗匹配； 插损； 回损； TDR； 测试结构； 信号完整性 　　中图分类号： TN964?34 文献标识码： A 文章编号： 1004?373X（2014）16?0127?04 　　Design of test structure for 40 GHz DC 　　ZHANG Di1， 2， LI Bao?xia1， 2， ZHANG Tong?long3， YU guo?liang3， LI Chen3， WANG Liu?ping1， 2， YU Zhong?yao1， 2， WAN Li?xi1 　　（1. Institute of Microelectronics， Chinese Academy of Sciences， Beijing 100029， China； 　　2. National Center for Advanced Packaging （NCAP China）， Wuxi 214135， China； 3. Nantong Fujitsu Microelectronics Co.， Ltd， Nantong 226006， China） 　　Abstract： High speed signal will meet the problems of signal integrity in the transmission process， especially for the signals with the speed more than 10 Gbps. When the transmission structure changes， the field between the conductors will change accordingly， and so will the transmission impedance. By amending the place where the transmission structure changes， the impendence can be compensated， the signal reflection from the place can be decreased， and then the signal loss will be minimized. The simulation transmission loss of the test board is only 1.1dB at 40 GHz. After two test boards connected together face?to?face， S parameters and eye?diagrams were measured for evaluation. 　　Keywords： impendence matching； insertion loss； return loss； TDR； test structure； signal integrity 　　0 引 言 　　信号完整性（Signal Integrity，SI）是电路系统中信号的质量及信号在传输后仍保持在允许的误差范围内的功能特征[1]，尤其随着集成电路和系统朝着大数据，云计算，高性能等方向的发展，对于信号的传输速度有了越来越高的要求，芯片的速度也越来越高，尤其是光通信和光互联的应用，更是让信号速度的传输进一步提高，使得信号完整性面临更严峻的考验[2]，同时，高速度的芯片和光通信芯片给传统的测试平台带来了考验，尤其是有需要进行光对准的光通信芯片，带探针的VNA和眼图测试更是无法满足要求，本文研究了一种通用的测试结构，测试频率可以高达40 GHz，通过将芯片wirebond到测试结构上，可以使测试操作简单，减小误差，保证信号损耗控制在一定范围内，保证信号的测量结果准确可靠。 　　1 传输线的阻抗理论和最小损耗理论 　　1.1 反射系数 　　信号沿着传输线传输的时候，其路径上的每一步都有相应的瞬态阻抗。无论什么原因使瞬态阻抗发生了变化，部分信号都将沿着与原传播方向相反的方向反射，而另一部分继续传播，但幅度有所改变[3]。