单片机课程设计报告模板及综合设计模板.doc

HUBEI NORMAL UNIVERSITY 单片机原理与应用课程设计 verilog Curriculum Design 所在院系 教育信息与技术学院 专业名称 班级 题目 指导教师 成员 完成时间 一、设计任务及要求： 设计任务： 要 求： 指导教师签名： 2012年6月12日 二、指导教师评语： 指导教师签名： 2012 年6月 12 日 三、成绩 验收盖章 2012年6月12 日 *******的设计摘要：关键词：FPGA Verilog HDL； Quartus Ⅱ1.设计要求与思路 1.1设计要求 1.2设计思路 图2 全部状态转移示意图 S1: M2=1,M1=X,M0=X A绿B红。 S2: M2=1,M1=X,M0=X A黄B红 S3: M2=1,M1=X,M0=X, A左转B红 S4: M2=1,M1=X,M0=X, A黄B红 S5: M2=1,M1=X,M0=X, A红B绿 S6: M2=1,M1=X,M0=X, A红B黄 S7: M2=1,M1=X,M0=X, A红B左转 S8: M2=1,M1=X,M0=X, A红B黄 S9: M2=0,M1=0,M0=0, A长绿B长红 S10: M2=0,M1=0,M0=1, A长左转B长红 S11: M2=0,M1=1,M0=0, A长红B长绿 S12: M2=0,M1=1,M0=1, A长红B长左转 1.3系统设计框图 系统 时钟CLK 分频CLK1 复位RST M2 M1 M0 复位RST 时钟CLK10K 图3 系统设计示意图 2.模块设计 2.1模块设计 表3 I/O管脚描述（一） 名称 方向 位宽 功能 Clk10K input 1 系统时钟（10KHZ） RST input 1 复位信号(高电平有效) Clk1 output 1 分频后时钟信号（1HZ） 2.2模块设计 2.3***模块设计 2.4.顶层文件设计 原理图 图4交通灯的顶层文件原理图 3.功能仿真与测试 利用仿真测试， 图5 QUARTUSⅡ仿真结果示意图（一） .结论 参考文献 附录：程序源代码 the provisions of Hunan province safety production supervision and management responsibilities (Hunan Zhengban made 2013 No. 4), resolutely implement the safety production of the party with responsibility, a pair of responsibility. Two is issued safety production administration and inspection to promote the responsibilities bear safety production supervision departments strictly and effectively assumed responsibility. The three is the establishment of enterprise production safety hidden With self correction self reporting system, promote the enterprises to implement the main responsibility for production safety. The four is the i