EDA实验七段译码显示.docVIP

河 北 科 技 大 学 实 验 报 告 2010级 电信 专业 101班 学号 13年5月6日 姓名 同组人 指导教师 于国庆 实验名称 实验三 七段译码显示 成绩 实验类型 设计型 批阅教师 一、实验目的 （1）掌握VHDL语言的行为描述设计时序电路。 （2）掌握FPGA动态扫描显示电路设计方法。16位二进制数，每4位一组，分别显示到4个数码管上（0~F）。 三、实验内容及步骤 1．打开MUXPLUS II VHDL编辑器，完成七段译码显示的设计。包括VHDL程序输入、编译、综合。 实验程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.All; ENTITY qiduanyima IS PORT ( CLK: IN STD_LOGIC; A: OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ; B: IN STD_LOGIC_VECTOR(15 DOWNTO 0) ; C: OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ) ; END qiduanyima; ARCHITECTURE simple OF qiduanyima IS BEGIN PROCESS (CLK) VARIABLE Q : INTEGER RANGE 0 TO 5; VARIABLE COUNT : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF CLKEVENT AND CLK=1 THEN Q:=Q+1; CASE Q IS WHEN 1 = A(3 DOWNTO 0)= 1000; WHEN 2 = A(3 DOWNTO 0)= 0100; WHEN 3 = A(3 DOWNTO 0)= 0010; WHEN 4 = A(3 DOWNTO 0)= 0001; WHEN OTHERS = NULL; END CASE; CASE Q IS WHEN 1 =COUNT(3 DOWNTO 0):=B(3 DOWNTO 0); WHEN 2 =COUNT(3 DOWNTO 0):=B(7 DOWNTO 4); WHEN 3 =COUNT(3 DOWNTO 0):=B(11 DOWNTO 8); WHEN 4 =COUNT(3 DOWNTO 0):=B(15 DOWNTO 12); WHEN OTHERS = NULL; END CASE; IF Q = 5 THEN Q := 0; END IF; END IF; CASE COUNT IS WHEN 0000 = C(6 DOWNTO 0) = 0111111 ; WHEN 0001 = C(6 DOWNTO 0) = 0000110 ; WHEN 0010 = C(6 DOWNTO 0) = 1011011 ; WHEN 0011 = C(6 DOWNTO 0) = 1001111 ; WHEN 0100 = C(6 DOWNTO 0) = 1100110 ; WHEN 0101 = C(6 DOWNTO 0) = 1101101 ; WHEN 0110 = C(6 DOWNTO 0) = 1111101 ; WHEN 0111 = C(6 DOWNTO 0) = 0000111 ; WHEN 1000 = C(6 DOWNTO 0) = 1111111 ; WHEN 1001 = C(6 DOWNTO 0) = 1101111 ; WHEN 1010 = C(6 DOWNTO 0) = 1110111 ; WHEN 1011 = C(6 DOWNTO 0) = 1111100 ; WHEN 1100 = C(6 DOWNTO 0) = 0111001 ; WHEN 1101 = C(6 DOWNTO 0) = 1011110 ; WHEN 1110 = C(6 DOWNTO 0) = 1111001 ; WHEN 1111 = C(6 DOWNTO 0) = 1110001 ; WHEN OTHERS = NULL ; END CASE; END PROCESS; END ARCHITECTURE simple; 2、建立仿真波形文件，使用 MAXPLUS II Simulator功能进行功能仿真。 仿真结果如下： 3、目