第五章_EDA技术VHDL设计初步.pptVIP

VHDL作用 1）VHDL打破软、硬件的界限 传统的数字系统设计分为 硬件设计（硬件设计人员） 软件设计（软件设计人员） 是电子系统设计者与EDA工具之间的界面 EDA工具及HDL的流行使电子系统向集成 化、大规模和高速度方向发展。 美国硅谷约有80%的ASIC和FPGA/CPLD已采用HDL进行设计。 2）VHDL与C、C++的比较 C、C++代替汇编等语言 VHDL代替原理图、逻辑状态图等 3）VHDL与电原理图描述的比较 VHDL 具有较强抽象描述能力，可进行系统行为级的描述。 描述更简洁，效率更高。 VHDL描述与实现工艺无关。 电原理图描述必须给出完整的、具体的电路结构图， 不能进行抽象描述。描述复杂，效率低。 电原理图描述与实现工艺有关。 VHDL语言特点 文件存盘后， 关键词将改变 颜色！否则文 件名一定有错！ 5.4.2 将当前设计设定为工程 图5-14 设定当前文件为工程 首先点击这里 然后选择此项， 将当前的原理图 设计文件设置成 工程 最后注意此路 径指向的改变 注意，此路径指 向当前的工程！ 首先选择这里 器件系列选择 窗，选择ACEX1K 系列 根据实验板上的 目标器件型号选 择，如选EP1K30 注意，首先消去 这里的勾，以便 使所有速度级别 的器件都能显示 出来 选择编译器 编译窗 用VHDL设计4位计数器(不提倡) A B 0 1 0 1 0 1 0 1 取整数数据类型，为什么？ 整数取值范围 端口信号模式取 BUFFER，为什么？ 注意整数和位的不同表达方式！ 修改后的程序 运算符加载 注意，信号 端口模式和 数据类型的 改变！ 注意，引 进内部信 号矢量！ 4位锁存器 组合电路加1器 锁存信号 输出反馈 用VHDL设计7段16进制译码器 用CASE语句完成真值表的功能 向7段数码 管输出信号， 最高位控制 小数点 注意，此语句必须加入 4位加法 计数器 7段译码器 8位总线输出 信号输出 1位二进制全加器 内部端口 外部端口 端口连线 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a，b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adder； ARCHITECTURE fh1 OF h_adder IS BEGIN so = (a OR b)AND(a NAND b); co = NOT( a NAND b); END ARCHITECTURE fh1; 用一位全加器设计 1位二进制半加器 5.2.2 D触发器VHDL描述的语言现象说明 1. 标准逻辑位数据类型STD_LOGIC BIT数据类型定义： TYPE BIT IS(0,1); STD_LOGIC数据类型定义： TYPE STD_LOGIC IS (U,X,0,1,Z,W,L,H,-); STD_LOGIC所定义的9种数据的含义是： ‘U’表示未初始化的； ‘X’表示强未知的； ‘0’表示强逻辑0； ‘1’表示强逻辑1； ‘Z’表示高阻态； ‘W’ 表示弱未知的； ‘L’表示弱逻辑0； ‘H’表示弱逻辑1； ‘-’表示忽略。 5.2.2 D触发器VHDL描述的语言现象说明 2. 设计库和标准程序包 3. SIGNAL信号定义和数据对象 【例5-10】 ARCHITECTURE bhv OF DFF1 IS BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q = D ; END IF; END PROCESS ; END ; 使用库和程序包的一般定义表式是： LIBRARY 设计库名; USE 设计库名.程序包名.ALL ; 5.2.2 D触发器VHDL描述的语言现象说明 4. 上升沿检测表式和信号属性函数EVENT 关键词EVENT是信号属性，VHDL通过以下表式来测定某信号的跳变