FPGA中的分频与延时.docVIP

FPGA中的分频 FPGA中的分频是很重要的一个内容，只要涉及时序电路，几乎都会有分频的情况出现。但分频的语句却各有不同，以下就是不同写法，但不管怎样，分频一句话，就是用计数器来实现的。 下面我就几种不同的写法说说我的看法，在FPGA中是如何实现分频的。不过再说之前首先的了解时钟。我这里以系统时钟clk，f=50MH为例。由此可知其T=20ns，f=50MH也就是说一秒内，时钟高低电平改变50M次。 这里我用verilog为例，对于vhdl类同。讲解时只取分频部分语句后面附有 完正的程序 第一种写法： 。。。。。。 always@(posedge clk or negedge rst) begin 。 if(!rst) begin clk_div1=0; end else begin if(clk_div1!=11) clk_div1=clk_div1+1; else clk_div1=0; end end always@(posedge clk or negedge rst) begin if(!rst) begin clk_div2=0; state=0; cnt=0; out=0; end else if(clk_div1==11) begin 。。。。//执行什么功能 。。。。。 注意在这里此语句中，我没有写完整，只是把分频的关键地方写出来了，特别是红色标注的地方。这里暂时不管定义的rst ，state。。。。这些变量。关键是此句话 if(clk_div1!=11) clk_div1=clk_div1+1; else clk_div1=0; 此句话可知计数器clk_divl对系统时钟进行计数，并且只计数到11，clk_divl变等于0。这里有点类似于延时，下面以图形来说明。 由上图可知，clk=5MH的时钟，在计数器clk_divl下计数11,产生约4MH的时钟，此后系统便在4MH的频率下工作。这里他并未把新时钟提出来，而是在原来的时钟上分出4MH情况来工作。 第二种写法： 。。。。。 。。。。。 always @ ( posedge clk_50M ) begin if ( count=)//此处也可写 begin div_clk=~div_clk; end else count=count+1; led_out=div_clk; end 。。。。 。。。。 在这里我们也不去关注分频以外的东西，关键此语句 if ( count=) begin div_clk=~div_clk; end else count=count+1; 我们看到这里实际上定义了一个新时钟名：div_clk，系统此后便可以以此时钟来工作，在这里只要明白这样的解释就行了。 --(1)如进行 N 倍偶数、占空比为 50%的分频，那么可以通过由待分频的时钟触发计数，当计数器从 0 计数到 N/2-1时，输出时钟进行翻转，以此循环下去。 --(2) 如进行N 倍偶数、占空比为 1/N的分频，那么可以通过由待分频的时钟触发计数，当计数器从 0 计数到 N-1 时，输出时钟进行翻转，并给计数器一个复位信号，使得一个时钟从零开始计数，以此循环下去。 一个公式就是：N为分频数，M为计数器的计数值。 N/2-1=M。。。。。此时为，进行 N 倍偶数、占空比为 50%的分频。 N-1=M。。。。。。。此时进行N 倍偶数、占空比为 1/N的分频。 例如一个50MH的分频其图为： 其计数值M24999999 对于基数的分频： 对于实现占空比为 50%的 N 倍奇数分频，首先进行上升沿触发进 行模 N 计数，计数到(N-1)/2 进行输出时钟翻转，然后经过(N-1)/2 (即计数到 N-1 时)再次进行翻转得到一个占空比非 50%奇数 n 分频时钟。再者同时进行下降沿触发的模 N 计数，到(N-1)/2 时，进行输出时钟时钟翻转，同样经过(N-1)/2(即计数到 N-1 时)时，输出时钟再次翻转生成占空比非 50%的奇数 n 分频时钟。两个占空比非 50%的 n 分频时钟相或运算，得到占空比为 50%的奇数n分频时钟。 第三种写法： al