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实验五 数字频率计设计（2） 【实验目的】 掌握数字频率计的Verilog描述方法； 学习设计仿真工具的使用方法； 学习层次化设计方法； 【实验内容】 编制仿真测试文件，对实验四设计的频率计并进行功能仿真。 下载并验证分频器功能 【程序源代码】（加注释） module CNTL clk,CNT_EN,CNT_RST,load ; //控制器模块 input clk; //定义输入控制模块的计数时钟和输出使能、复位、装载信号及寄存器类型 output CNT_EN,CNT_RST,load; reg DIV2clk,CNT_EN,CNT_RST,load; always @ posedge clk //过程语句并将posedge clk设为敏感变量 DIV2clk ~DIV2clk; //分频器取反 always @ DIV2clk //过程语句并将DIV2clk设为敏感变量 begin CNT_EN DIV2clk; //为使能信号和装载信号赋值 load ~DIV2clk; end always @ clk //过程语句并将clk设为敏感变量 begin if clk 1b0DIV2clk 1b0 //若clk和使能信号同时为高电平，复位信号置一 CNT_RST 1b1; else CNT_RST 1b0; //否则，复位信号清零 end endmodule mo