2.9 组合逻电路.ppt

3?8线译码器74HC138 逻辑表达式 Ye=E1·E2·E3。 0 0 1 E1 E2 E3 非门G5 E1 非门G4 E2 与门G6 Ye 结论：只有当 分别为0、0和1时，与门G6的输出Ye才为1。 E1、E2、E3 3?8线译码器74HC138 逻辑表达式 当Ye=1时，输出与非门G7-G14被打开。 A B C 非门G1 A 非门G2 B 与非门G7 Y0 非门G3 C 3?8线译码器74HC138 × × 1 × 0 1 0 0 0 1 0 0 × 0 × × × × × 1 C E3 E2 E1 输入 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 0 1 0 0 0 1 0 0 1 1 × × 1 0 0 0 0 1 1 0 1 1 × × 1 1 × × Y1 Y0 A B 1 1 0 0 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 Y6 Y5 Y4 Y3 Y2 1 1 0 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 Y7 输出 1 1 0 1 1 1 输出禁能 无选通信号输出 输出使能 选通Y0通道 目 录 概 念 加法器及其制作 地址译码器 译码器实验 译码实验 1 2 3 × × 1 × 0 1 0 0 0 1 0 0 × 0 × × × × × 1 C E3 E2 E1 输入 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 0 1 0 0 0 1 0 0 1 1 × × 1 0 0 0 0 1 1 0 1 1 × × 1 1 × × Y1 Y0 A B 1 1 0 0 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 Y6 Y5 Y4 Y3 Y2 1 1 0 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 Y7 输出 1 1 0 1 1 1 全为高电平，禁止工作状态 只有一个为低电平 0，其余7个输出引脚全为高电平1 如果出现两个输出引脚同时为0的情况，则说明该芯片已经损坏。 译码实验 ? 关键知识点 译码器的特点 只有当“片选”输入端E1、E2、E3分别为0、0、1时，译码器处于工作状态，否则译码器被禁止，且所有的输出端被封锁在高电平。 假设译码器已经使能，此时其输出Y0 ～ Y7则取决于A、B和C的输入信号，且始终只有1位输出低电平，其余7位皆为高电平。 由于其输出为低电平有效，因此实现逻辑功能时，输出端不可接“或门”及“或非门”。 * * * * * * * * * * 2.9 组合逻辑电路 目 录 概 念 加法器及其制作 地址译码器 译码器实验 结构模型 组合逻辑电路 一个逻辑电路，它在任一时刻的输出状态只与当时的输入状态有关，而与电路之前的状态无关。 Input X Output Z 组合电路 目 录 概 念 加法器及其制作 地址译码器 译码器实验 加法器 算术运算电路是许多数字设备的核心部件，算术运算主要有加、减、乘、除4种模式，其中以加法器为最基本的算术运算，其他几种运算都可以用加法器来实现。 加法器 减法器 乘法器 除法器 加法器 十进制全加 二进制全加 十进制半加 二进制半加 1 5 + 2 6 1 5 + 2 6 1 1 4 1 1 3 0 1 + 0 1 0 1 1 0 1 + 0 1 0 1 0 因为是半加，所以十位运算时，不考虑个位进位。 因为是半加，所以十位运算时，不考虑个位进位。 加法器—半加器 只考虑2个加数A和B，不考虑低位进位输入。 A B S C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 逻辑表达式： S= A⊕B = AB + AB Carry： 进位 Sum： 求和 低位向本位的进位 Ci = AB 加法器—半加器 逻辑电路图与图形符号 只考虑2个加数A和B，不考虑低位进位输入。 ⊕ A B S C A B