VLSI_LAB0 讲义.pptVIP

* VLSI Design Lab. vdd vin vout gnd 上課時程，課程大綱 日期 內容 講課助教 備註 1 9/19 簡介、 Unix基本指令 曾世穎 分組、記分方式 2 9/26 建立環境、建立電路圖 曾世穎 Work.1 3 10/3 Layout tool 使用 張峻豪 Work.2 4 10/10 補假 停課 5 10/17 Calibre DRC 驗證 蔡秉均 Work.3 6 10/24 Calibre LVS 驗證/PEX 李芳安 Work.4 7 10/31 Hspice電路模擬 曾世穎 Work.5 8 11/7 期中專題設計 曾世穎 9 11/14 期中考 停課 * Full Custom IC Design Full Custom IC Design 參考書目 趙敦華，VLSI 設計實習，台科大圖書股份有限公司，2005。 CIC教材 Neil H. E. Weste and Kamran Eshraghian, Principles of CMOS VLSI Design: A Systems Perspective 2/E, Wesley. 廖裕評、陸瑞強，類比積體電路佈局，全華圖書股份有限公司，2010。 課程網站 .tw/~msicdl 課程助教 若對於本科目有任何問題，可至911實驗室找助教討論。 * Full Custom IC Design 計分方式 出席：遲到 5分鐘以上 或曠課以扣分計 。 work成績：依照繳交先後順序給分 50% 期中專題：D Flip-Flop電路 50% Layout 、 DRC、LVS驗證、RCX HSPICE模擬 請依波形解釋原理 Layout面積大小 Layout美觀 P.S.最後檢查時間：11/7，之後檢查者以遲交論。 * Full Custom IC Design 積體電路設計流程 * 系統規格定義 架構選擇電路設計 佈局設計與驗證 光罩製作 晶片製作 晶片切割與封裝 測試 良率與可靠性分析 量產 Full Custom IC Design 積體電路設計型態 全客戶設計 Full-Custom Design Transistor level design，人工設計、佈線、驗證等類比或需要最佳化設計，最低製作成本，最長設計週期 半客戶設計 Semi-Custom Design 標準元件 Standard Cells 利用元件庫 Standard Cells or Cell Library 中現成元件 通常等高 以發展更大電路元件、模組已經過驗證，成功率、良率較高製作成本中等，設計週期中等 可程式規劃設計 Programmable Design Logic Blocks組成二維陣列，自動化程度最高製作成本最高，設計週期最短，雛型驗證用 * Full Custom IC Design 設計流程 * Spec. Pre-simulation OK? Extraction No Layout DRC check OK? No Yes LVS check OK? Post-simulation OK? No Yes Yes Yes Tapeout No Full Custom IC Design 積體電路設計工具 電路圖繪製軟體：Virtuoso Schematic Editor by Cadence 視窗圖形界面，可CDL out轉出Spice Netlist檔 模擬軟體： Hspice by Synopsys 直流、交流、暫態分析，參數變異之Monte-Carlo分析 Analog Artist by Cadence 整合模擬環境，利用Spectre電路模擬軟體，直流、交流、暫態分析…支援Verilog-A →SpectreRF Eldo by Mentor Graphics 直流、交流、暫態分析，參數變異之Monte-Carlo分析 ADS 、RFDE by Agilent 直流、交流、暫態分析… 其他 * Full Custom IC Design 積體電路設計工具 電路佈局軟體： Virtuoso Layout Editor by Cadence Laker by SpringSoft思源科技 佈局驗證軟體： Assura by Cadence DRC、LVS、RCX Calibre by Mentor Graphics DRC 、LVS、PEX Dracula by Cadence  DRC 、LVS、Extraction Hercules by Synopsys DRC 、LVS * Full Custom IC Design Un