CPLDFPGA原理及应用课程上级实验报告四.docVIP

《CPLD/FPGA原理及应用 实验名称 实时时钟用月计数设计 实验时间 实验地点 计算机房 实 验 人 姓 名 陈凯文 合 作 者 学 号 20101185066 实验小组 第 组 实验性质 □验证性 □设计性 □综合性 □ 应用性 实验成绩： 评阅教师签名： 一．实验要求 1.设计一个实时时钟用月计数器，晶振32768Hz变1Hz计数到月 用verilog编程。 2.用测试平台modsim进行仿真。 3.用quartus综合出电路图 。 二．实验内容 实时时钟用月计数器模块 module clk9999(clk,reset,j,l,k,n,m); input clk,reset; reg clk_1; reg [13:0]count; reg [5:0]m,n,k,l,j; output m,n,k,l,j; always @(posedge clk) begin if(!reset) count=0; else begin if(count==32767) count=0; else count=count+1; if(count16384) clk_1=1; els