4 位加法器原图设计.docVIP

实验二 4 位加法器原理图设计 实验目的 进一步掌握 Quartus Ⅱ原理图输入设计法。 通过4位加法器的设计,掌握原理图输入法中的层次化设计。 实验原理 a b so co 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 So=a xor b; co=a and b; 图 2-1 半加器原理图 图 2-2 1位全加器原理图 图 2-3 4 位加法器原理图 4 位加法器(如图 2-3)是以 1 位全加器作为基本硬件，由 4 个 1 位全加器串行构成， 1位全加器又可以由两个1位的半加器和一个或门连接而成(如图 2-2)，而1位半加器可以由若干门电路组成（如图 2-1）。 实验内容 本次实验使用 Altera FPGA 的开发工具 Quartus Ⅱ，利用原理图输入设计方法设计一个 4位加法器，取 实验板上的 8 位按键的高 4 位与低 4 位分别作为 4 位加数与被加数，其中 8 个 LED 取 5 位作为结果输出，LED2~LED5 作为 4 位相加之和的输出结果，LED1作为两数高 4 位相加的进位 (LED 亮，表示低电平“0”， LED 灭，表示高电平“1”) 实验步骤 打开QUARTUS II软件，新建一个工程adder4bit。 建完工程之后，再新建一个Block Diagram/Schematic File。在原理图编辑 窗口绘制如图 2-1 的半加器原理图。点击 File -Save，将已设计好的图文件取名为：h_adder，并存在此目录内。 将 h_adder 设置成顶层实体。在诸多文件打开的状态下，选中 h_adder.bdf 为当前文件。点击 Project → Set as Top-Level Entity。 编译。如果发现有错，排除错误后再次编译。直到编译通过就可以进行波形 仿真了。 时序仿真。建立波形文件,设置波形参量，再保存 (注意: QuartusⅡ在波 形仿真时，只支持一个与工程名同名的波形文件，所以在对多个文件进行波形仿真时，对波形文件都取工程名进行保存，后缀名为.vwf；若确实想保留多个波形文件，则可以分别命名，想对哪个波形文件进行仿真时，点击Processing-simulation Tool,在Simulation input中输入待仿真的波形文件即可，如图2-4所示) ，最后运行波形仿真。图 2-5 是仿真运算完成后的时序波形。观察分析波形，图 2-5 显示的半加器的时序波形是正确的。此时我们就可以将半加器 h_adder 封入库生成半加器元件了,为后续生成 1 位全加器做准备。 图 2-4 仿真结果 图 2-5 仿真结果 封装入库。封将仿真调试好的半加器封装入库。打开 h_adder.bdf文件， 在 File-Create/update 如图 2-6所示。 图 2-6 元件封装入库 全加器原理图设计。以上实验步骤我们主要是生成了一个半加器，我们再 用同样的方法按照图 2-2中1位全加器原理图生成一个1位全加器元件（注意生成的半加器在元器件库的Project选项下，如图2-7）。 图2-7 Symbol对话框 全加器仿真。 4位加法器原理图设计。根据4位加法器的原理画出如图 2-3 的 4 位加法器原理图。为方面观察输出波形，4位加法器输入输出才采用总线画法，总线命名为被加数a[3..0]，加数命名为b[3..0],同时要为每根总线分支加上网络名，方法为选定某总线分支后，右键-Properties，在弹出的Node Properties对话框（如图2-8）中输入总线分支网络名，如a[0]，a[1]，……。 图2-8 节点添加网络名 4位全加器仿真，仿真波形如图2-9。注意仿真结果观察将数值以无符号数形式输出最好，设置方法为选定某个端口后，右键-Properties，在图2-10对话框中选择Unsigned Decimal。 图2-9 4为加法器仿真波形 图2-10 节点数据进制选择 引脚锁定。编译仿真无误后，依照按键、LED与FPGA的管脚连接表进行管脚分配，表2-1是管脚分配表。分配完成后，再进行全编译一次，以使管脚分配生效。 端口名 使用模块信号 对应FPGA管脚 说 明 a[3] 按键S1 PIN_107 4位加法器 的被加数输入 a[2] 按键S2 PIN_108 a[1] 按键S3 PIN_110 a[0] 按键S4 PIN_112 b[3] 按键S5 PIN_113 4位加法器 的加数输入 b[2] 按键S6 PIN_114 b[1] 按键S7 PIN_115 b[0] 按键S8 PIN_116 Sum[4] LED灯LED1 PI