基于cpld的多路数据采集器设计--大学毕设论文.doc

基于CPLD的多路数据采集系统设计 1 绪论 1.1 设计背景及意义 数据采集，是指从传感器和其它待测设备中获取对象信息的过程。数据采集系统(Data Acquisition System，简称DASkb/s 到100kbs，而系统所要求的数据传输速率很高，而且还要实现数据的采集与传输同步进行，串口的速率远远达不到实时要求。 综合以上两种方式和数据采集系统的发展状况，本文提出了一种适合数据采集系统发展趋势的设计方案。一种基于高速逻辑器件 CPLD 控制的高速 AD 转换采集系统。这种采集系统可以大幅改进传统数据采集系统的缺陷，提高数据采集的速度和精度。另外此种采集系统用模块化设计思想，不仅可以硬件实现数据采集，还可以增添更多的拓展功能。而且其软件构成较为简单，成本相对较低。可见此种系统的研制是很有价值的。 1.2 硬件描述语言 硬件描述语言是实现 EDA 的编程语言，目前，使用最广泛的硬件描述语言是 VHDL和 VerilogHDL。 1）VHDL VHDL 是由美国国防部于 20 世纪 80 年代提出的一种标准，其核心思想是用文字和语言的方式记录下完整的电路设计，当看到这种语言时，就能看到该语言对应的电路设计。很快的，VHDL 被 IEEE 所承认，成为了工业界的标准。随着时间的推移，VHDL 的标准也得到不断的修正和更新。 与其它硬件描述语言相比，VHDL 具有良好的可读性、可移植性，对设计的描述具有相对独立性，拥有更强的行为描述能力，支持层次化设计，具有多层次描述系统硬件功能的能力，具有支持大规模设计的分解和已有设计的再利用功能，从而决定了它成为系统设计领域最佳的硬件描述语言。VHDL 拥有丰富的仿真语句和库函数，使得在任何大系统的设计早期就能检查设计系统的功能可行性，随时可对设计进行时序和功能仿真。可以利用EDA 工具进行逻辑综合和优化，并自动将 VHDL 转化为门级网表。 2）Verilog HDL Verilog HDL 是在 C 语言的基础上发展起来的，语法和 C 语言极为相似。该硬件描述语言由 GDA（Gateway Design Automation）公司所创造，但并没公开分表，后来，Cadence公司于 1989 年收购了 GDA 公司，Verilog HDL 理所当然的成为了 Cadence 公司的专利。 后来，Verilog HDL 被 IEEE 收录和标准化，即 IEEE1364-1995，越来越多公司和设计人员开始使用 Verilog HDL。 Verilog HDL 简单易学，特别对于学过 C 语言或有 C 语言开发经验的人，一般只需花很短时间就能学习和熟悉它，不过要想熟练运用它，则需要经常编写代码和做实验，最好能做几个实际的项目，通过实际项目开发，可以让 FPGA 开发人员进一步了解和精通Verilog HDL。 观察一下两者的结构，我们可以发现 Verilog HDL 语言的系统抽象能力稍逊于 VHDL，而对门级开关电路的描述能力则优于 VHDL。VHDL 的书写的规则比 Verilog HDL 烦琐一些，换句话说，VHDL 格式很固定，语法更严谨，对于 Verilog HDL，其语法的自由度较高。本设计中采用 VHDL 对 CPLD 进行逻辑实现。 图 1-1 Customize 对话框 Quartus II 的设计流程如图。由于其强大的设计能力和众多优秀第三方软件的支持，越来越多 EDA 设计者使用 Quartus II 进行 EDA 开发。 2 基于CPLD的可编程多路数据采集系统设计 随着数字化、信息化时代的到来，人们对处理速度和精度有了更高的要求，近年来，FPGA/CPLD市场发展迅速，其器件的容量和速度更是不断增强，广泛应用于通信系统、自动控制、信息处理等诸多领域。本章根据工程需求和FPGA/CPLD开发的基本方法，给出了多路数据采集系统设计的总体方案和设计指标要求。 2.1 系统设计指标 根据实际工程需求，所要实现的主要技术指标有： （1）通道数：8通道同步采集（1，2，4，8通道可编程） （2）分辨率：8bit； （3）信号输入范围：0~+5V； 2.2 系统设计方案 数据采集系统主要包括数据输入单元、数据处理及监控、数据输出单元、控制按键和数码管显示。 数据输入单元的设计主要是通过ADC0809的常规应用来实现的。ADC0809的工作时序由控制器CPLD提供。 数据处理及监控单元主要是通过软件来实现，主要包括循环检测与监控模块和数据处理模块。数据处理及监控模块主要实现对输入电压值进行循环检测，将检测值与设定值进行比较。当检测到超出设定电压值时，产生报警信号，