时序逻辑VHDL计——计数器.docVIP

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2016-10-12 发布于贵州
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时序逻辑VHDL计——计数器.doc

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时序逻辑VHDL计——计数器

实验名称：实验6 时序逻辑VHDL设计——计数器班级： 09电气2Z 学号：姓名：钱雷一、结合74160芯片的逻辑功能，对（1）中所设计的程序进行改进，用VHDL设计一个带有高电平使能信号，低电平清零信号，低电平置数信号的十进制计数器。 1.实体框图 2.程序设计 ①编译前的程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity CNT10 is port(CLK,RST,LD,EP,ET:in std_logic; D:in std_logic_vector(3 downto 0); Q:out std_logic_vector(3 downto 0); CO:out std_logic); end CNT10; architecture behav of CNT10 is begin process(CLK,RST,LD,EP,ET) variable QI:std_logic_vector(3 downto 0); begin if RST=0 then QI:=(others=0); elsif CLKEVENT and CLK=1 then if LD=0 then QI:=D; elsif EP=1 and ET=1 then if QI9 then QI:=QI+1; else QI:=(others=0); end if; end if; if QI=9 then CO=1; else CO=0; end if; Q=QI; end process; end behav; ②程序编译错误情况 ③正确的程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity CNT10 is port(CLK,RST,LD,EP,ET:in std_logic; D:in std_logic_vector(3 downto 0); Q:out std_logic_vector(3 downto 0); CO:out std_logic); end CNT10; architecture behav of CNT10 is begin process(CLK,RST,LD,EP,ET) variable QI:std_logic_vector(3 downto 0); begin if RST=0 then QI:=(others=0); elsif CLKEVENT and CLK=1 then if LD=0 then QI:=D; elsif EP=1 and ET=1 then if QI9 then QI:=QI+1; else QI:=(others=0); end if; end if; end if; if QI=9 then CO=1; else CO=0; end if; Q=QI; end process; end behav; 3.仿真波形图 4.仿真波形分析输入端D0—D3是输入置数端，EP，ET是使能端，并且高电平有效，LD是置数控制端口，低电平有效，RST是清零端，低电平有效。在CKL脉冲下，当RST为低电平时，Q清零；当LD为高电平的时候，Q实现十进制数计数功能；当LD为低电平时，实现置数功能，Q=D。二、76进制的BCD码的VHDL设计 1.实体框图 2.程序设计 ①正确的程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity CDU_76 is port(CLK:in std_logic; Q:out std_logic_vector(7 downto 0)); end entity CDU_76; architecture AAA of CDU_76 is signal COUT2,COUT1:std_logic_vector(3 downto 0); begin process(CLK) begin if(CLKevent and CLK=1) then if(COUT2=7