ADC0804电压转换实验.docVIP

实 验 报 告 TLC5620串行D/A实验 ADC0804实验实验原理基本原理 3.2 ADC0804与FPGA连接电路图 任务原理 FPGA所用的管脚分配 实验结果 实验心得 通过这次实验，第一第二、verilog语言在阅读程序、修改程序的过程中熟悉了verilog语言，掌握了基的编写程序的技巧和能力。 第三、学习了verilog语言，学习数字电路课程时，从门电路的角度出发，通过真值表、表达式、卡诺图、状态表、状态转换图、特征方程等方式用图形法或者基本的逻辑器件实现想要的功能意识到不能从原有的思维方式出发进行分析和编程，必须建立整体的概念，从输入输出的整体功能出发用程序建立模块并通过模块和模块的嵌套或者连接实现相应功能。 附录：实验程序 module ADC0804(clkin, clkout,data, seg_com,seg_data, adcs,rd,wr, data2); input clkin; //时钟输入50MHZ input [7:0] data; output reg clkout; output reg[7:0] seg_com; //位选 output reg[7:0] seg_data; //段选 output reg rd,wr; output wire adcs; output [7:0] data2; parameter CLK_FREQ = D50_000_000; //系统时钟50MHZ parameter CLK_out_FREQ = D5000; //输出时钟 D500_000; parameter CLK_out_FREQ2 = D50000; //输出时钟$$$ gaiya parameter state_pre = 0; parameter state_pre2 = 1; parameter state_start = 2; parameter state_conv = 3; parameter state_wait = 4; parameter state_readpre = 5; parameter state_read = 6; reg [7:0] data_led; //LED显示数据 reg [31:0] DCLK_DIV; reg[31:0] DCLK_DIV2; reg clkout2; //提供显示数据时钟 reg [3:0] state = state_pre; reg[7:0] jishu; reg[3:0] shuju; reg[31:0] vo; /*****************************分频 **************************************/ always @(posedge clkin) begin if(DCLK_DIV (CLK_FREQ / CLK_out_FREQ)) DCLK_DIV = DCLK_DIV+1b1; else begin DCLK_DIV = 0; clkout = ~clkout; end end always @(posedge clkin) begin if(DCLK_DIV2 (CLK_FREQ / CLK_out_FREQ2)) DCLK_DIV2 = DCLK_DIV2+1b1; else begin if(clkout2==1) begin if(jishu7) jishu=jishu+1; else jishu=0; end DCLK_DIV2 = 0; clkout2 = ~clkout2; end end /******************************数码管显示**********************/ always @(posedge clkout2) begin vo=5*data_led*1000/256; case(jishu) 3b100:shuju=(vo)/1000; 3b101:shuju=((vo)%1000)/100; 3b110:shuju=(((vo)%1000)%100)/10; 3b111:shuju=(((vo)%1000)%100)%10; default:shuju=4b0000;