CPLDFPG原理及应用课程上级实验报告四.docVIP

《CPLD/FPGA原理及应用 实验名称 实时时钟用月计数设计 实验时间 实验地点 计算机房 实 验 人 姓 名 陈凯文 合 作 者 学 号 20101185066 实验小组 第 组 实验性质 □验证性 □设计性 □综合性 □ 应用性 实验成绩： 评阅教师签名： 一．实验要求 1.设计一个实时时钟用月计数器，晶振32768Hz变1Hz计数到月 用verilog编程。 2.用测试平台modsim进行仿真。 3.用quartus综合出电路图 。 二．实验内容 实时时钟用月计数器模块 module clk9999(clk,reset,j,l,k,n,m); input clk,reset; reg clk_1; reg [13:0]count; reg [5:0]m,n,k,l,j; output m,n,k,l,j; always @(posedge clk) begin if(!reset) count=0; else begin if(count==32767) count=0; else count=count+1; if(count16384) clk_1=1; else clk_1=0; end end always @(posedge clk_1) begin if(!reset) m=0; else begin if(m==59) m=0; else m=m+1; end end always @(posedge clk_1) begin if(!reset) n=0; else begin if(n==59m==59) n=0; else if(m==59) n=n+1; end end always @(posedge clk_1) begin if(!reset) k=0; else begin if(k==23n==59m==59) k=0; else if(n==59m==59) k=k+1; end end always @(posedge clk_1) begin if(!reset) l=1; else begin if(l==30k==23n==59m==59) l=1; else if(k==23n==59m==59) l=l+1; end end always @(posedge clk_1) begin if(!reset) j=1; else begin if(j==12l==30k==23n==59m==59) j=1; else if(l==30k==23n==59m==59) j=j+1; end end endmodule 该模块原理图如下 细节图如下： 测试代码（这里由于100ns周期才能清晰显示在屏幕上看到每一秒的值所以将32768HZ变1Hz分频函数无效化将模块输入改为了clk_1本来预想其周期为1s现通过其周期为1ns仿真） `timescale 1ns/1ns module clk9999_tp; reg clk_1=1,reset=0; reg [13:0]count; wire [5:0]j,l,k,n,m; parameter CYCLE=100; always #(CYCLE/2) clk_1=~clk_1; initial #100 reset=1; clk9999 u1(clk_1,reset,j,l,k,n,m); initial $monitor($time,,,%d %d %d %d %d %d %d,m,n,k,j,l,clk_1,reset); endmodule module clk9999(clk_1,reset,j,l,k,n,m); input clk_1,reset; output[5:0] j,l,k,n,m; //reg clk_1; reg [13:0]count; reg [5:0]m,n,k,l,j; //always @(posedge clk) // begin // if(!