S3C2440ClockPower补充.pptVIP

* S3C2440 Clock Power 补充 * 1、时钟与电源管理模块构成： 1） Clock control logic 时钟控制逻辑生成FCLK--CPU、HCLK--AHB 外设、PCLK--APB 外设的时钟信号。 内有两个锁相环PLL，一个用于FCLK、HCLK和PCLK，另一个用于USB模块（48MHZ)。 通过控制时钟信号是否送到某外设中，可以产生没有PLL的低速时钟 三个模块： 1） Clock control logic 2) Power control login 3) USB control * 1、时钟与电源管理模块构成： 2) Power control login 四种电源管理模式： 正常模式NORMAL：clock?CPU 外设，没有用到的外设可以关掉其时钟。功耗最大； 慢速模式SLOW：无PLL模式。外部时钟直接作为FCLK。功耗仅由外部时钟频率决定； 空闲模式IDLE: FCLK不送往CPU，即CPU不工作；clock?外设。可以降低CPU的功耗，需要一个中断信号唤醒CPU 睡眠模式SLEEP: 本模块不供电，因此，除了必要的唤醒逻辑，CPU和内部其它逻辑不消耗电源。需要两个独立的电源供电以支持SLEEP模式，一个用于唤醒逻辑，一个用于CPU和其他内部逻辑，并且电源开/关状态可控。 可以通过EINT[15:0]或RTC唤醒 * 2、时钟模块架构 主锁相环 接外部晶振 接外部时钟 * * 时钟源选择： 当系统复位后，MPLL的输出MPll只有在设置了MPLLCON寄存器后才会用作系统时钟。在此之前，外部时钟源或晶振时钟信号直接用作系统时钟。 * 3、锁相环PHASE LOCKED LOOP (PLL) 鉴相器 环路滤波器 压控振荡器 功能：控制其输出信号与其输入信号（参考信号）的相位（及频率）同步 Udc Mpll = (m*Fin)/(p*2s) =UPLL m = M+8, p=P+2 * 4、时钟控制逻辑 1)上电后，晶振起振，待晶振稳定后复位信号有效，PLL根据默认值开始操作； 2）复位后，PLL并不稳定，此时，Fin直接馈送到FCLK（而不是锁相环输出MPLL） 3）只有通过软件重新配置PLLCON后，MPLL的输出才送到FCLK； 4）在配置PLLCON后，锁相环开始重新锁定，锁定期间FCLK不工作。 5）不管是否改变PLLCON的默认值，都要求往PLLCON重写控制字，只有这样MPLL才生效 * 5、各时钟的关系 FCLK： --ARM920T(CPU) HCLK: --AHB:存储器控制器，中断控制器，LCD，DMA，USB主设备 PCLK:--PHB:WDT、IIS、I2C、PWM、MMC、ADC、UART、GPIO、RTC、SPI * 5、各时钟的关系 CLKDIVN * 6、控制寄存器 1）LOCKTIME 2） MPLLCON 3）UPLLCON 4）CLKCON 5）CLKSLOW 6）CLKDIVN 7） CAMDIVN * 6、控制寄存器 1）LOCKTIME * 6、控制寄存器 建议配置值参考数据手册：P7-20 2）MPLLCON 3）UPLLCON * 6、控制寄存器 MPLLCON、UPLLCON for UPLLCON * 6、控制寄存器 4）CLKCON * 6、控制寄存器 5）CLKSLOW * 6、控制寄存器 6）CLKDIVN * 6、控制寄存器 7） CAMDIVN