微电子学Chap03解剖.ppt

大规模集成电路基础 北京大学 基于研究的集成电路某分类方法 VLSI ASIC SOC FPGA与CPLD 双极型集成电路 数字电路指标参数 电压等级 输出摆幅 速度 功耗 噪声容限 噪声容限 噪声容限：在前一极输出为最坏的情况下,为保证后一极正常工作.所允许的最大噪声幅度. 噪音容限UNL、UNH 抗饱和TTL ECL电路 ECL电路是射极耦合逻辑（Emitter Couple Logic）集成电路的简称 与TTL电路不同，ECL电路的最大特点是其基本门电路工作在非饱和状态 所以，ECL电路的最大优点是具有相当高的速度 这种电路的平均延迟时间可达几个毫微秒甚至亚毫微秒数量级 这使得ECL集成电路在高速和超高速数字系统中充当无以匹敌的角色 在正常工作状态下，ECL电路中的晶体管是工作于线性区或截止区的。因此，ECL集成电路被称为非饱和型。 ECL电路的逻辑摆幅较小（仅约0.8V，而TTL的逻辑摆幅约为2.0V），当电路从一种状态过渡到另一种状态时，对寄生电容的充放电时间将减少，这也是ECL电路具有高开关速度的重要原因。但逻辑摆幅小，对抗干扰能力不利。由于单元门的开关管对是轮流导通的，对整个电路来讲没有“截止”状态，所以单元电路的功耗较大。从电路的逻辑功能来看，ECL集成电路具有互补的输出，这意味着同时可以获得两种逻辑电平输出，这将大大简化逻辑系统的设计。 ECL集成电路的开关管对的发射极具有很大的反馈电阻，又是射极跟随器输出，故这种电路具有很高的输入阻抗和低的输出阻抗。射极跟随器输出同时还具有对逻辑信号的缓冲 I2L电路 　I2L电路采用PNP横向晶体管作为恒流源。横向晶体管是指PNP或NPN晶体管的发射区、基区、集电区是沿芯片的平面方向分布，即从发射极到集电极的电流是在芯片内横向流动。硅双极型集成电路主要用 NPN晶体管构成。在以 NPN晶体管为主体的集成电路中，如需要兼用PNP晶体管时，其方法之一是制作横向PNP晶体管。横向PNP晶体管制作简单，能与NPN晶体管工艺兼容，不增加工序。在扩散NPN晶体管基区的同时，即可制作横向PNP晶体管的发射区和集电区（发射区作为注入条也可再扩散，加深掺杂浓度）。横向 PNP晶体管的缺点是截止频率较低，电流放大系数在2～5之间，少数可达10左右。  I2L电路的倒相管采用公共发射区的纵向NPN晶体管。它与通常的纵向NPN晶体管不同，其集电区在上方,公共发射区在下方。 　　恒流源晶体管的发射极是一个P型注入条,横向晶体管的基区和集电区，分别是纵向晶体管 NPN的发射区和基区。当P型注入条加上正电压后(I2L电路的电源)，注入条向 N型基区注入空穴，空穴渡越该基区后被集电区收集。被收集在 PNP晶体管集电区的空穴有两个可能的去向：①作为NPN晶体管的基极注入电流（如果前级NPN晶体管处于截止状态），导致NPN晶体管的导通;②作为前级NPN晶体管的集电极电流，如果前级NPN晶体管处于导通状态，则该空穴电流流向前级 NPN晶体管。因其饱和压降较小，本级NPN晶体管的发射结电压也就很小,即本级NPN晶体管处于截止状态（图2）。因此，I2L电路的工作过程，实质上就是由外部注入条注入的少数载流子在集成器件体内转移，引起基本门导通或截止。 小结：Bipolar： 基区(Base)，基区宽度Wb 发射区(Emitter) 收集区(Collector) NPN，PNP 共发射极特性曲线 放大倍数?、? 特征频率fT 作 业 画出CMOS反相器的截面图和俯视图 画出双极晶体管的截面图和俯视图 MOS集成电路 数字集成电路、模拟集成电路 MOS 数字集成电路 基本电路单元： CMOS开关 CMOS反相器 IN OUT CMOS开关 W W VDD IN OUT CMOS反相器 VDD Y A1 A2 与非门：Y=A1A2 3.4 影响集成电路性能的因素和发展趋势 有源器件 无源器件 隔离区 互连线 钝化保护层 寄生效应：电容、有源器件、电阻、电感 3.4 影响集成电路性能的因素和发展趋势 器件的门延迟： 迁移率 沟道长度 电路的互连延迟： 线电阻（线尺寸、电阻率） 线电容（介电常数、面积） 途径： 提高迁移率，如GeSi材料 减小沟道长度 互连的类别： 芯片内互连、芯片间互连 长线互连(Global) 中等线互连 短线互连(Local) 门延迟时间与沟道长度的关系 减小互连的途径： 增加互连层数 增大互连线截面 Cu互连、Low K介质 多芯片模块（MCM） 系统芯片（System on a chip） 减小特征尺