FPGA频率计实验报告资料.doc

数字频率计 用VHDL语言设计实现基于FPGA的数字频率计 学校： 学院： 姓名： 学号： 实验室： 实验日期： 摘要 本文介绍了一种基于FPGA的数字频率的实现方法。该设计采用硬件描述语言VHDL，在软件开发平台ISE上完成。该设计的频率计有三种闸门选择，分别是1s、0.1s、0.01s，能较准确的测量频率在10Hz到10MHz之间的信号。使用ModelSim仿真软件对各个模块的VHDL程序做了仿真，对各个模块的功能进行了测试，并完成了综合布局布线，最终下载到芯片上取得了良好测试效果。 关键词：VHDL、 频率计、 FPGA、 测量 目 录 第一章 引言 1 第二章 基于FPGA的VHDL设计流程 2 2.1 概述 2 2.2 VHDL语言和Verilog HDL介绍 2 2.2.1 VHDL的特点 3 2.3 FPGA介绍 4 第三章 数字频率计的软件开发环境 5 3.1 开发环境 5 3.2 ModelSim介绍 5 3.3 ISE介绍 5 第四章 数字频率计的设计与实现 7 4.1 任务要求 7 4.2 测量原理 7 4.3 设计方案与系统需求 7 4.4 各模块的功能及实现 9 4.4.1 分频器 9 4.4.2 闸门选择器 10 4.4.3 测频控制器 11 4.4.4 计数器 12 4.4.5 锁存器 13 4.4.6 显示控制系统 14 4.5 分配引脚和下载实现 15 4.6 误差分析 16 第五章 实验结论及总结 19 参考文献.....................................................................................................................20 致 谢 21 附 录 22 第一章、引言 硬件描述语言（英文： Hardware Description Language ，简称： HDL ）是电子系统硬件行为描述、结构描述、数据流描述的语言。利用这种语言，数字电路系统的设计可以从顶层到底层（从抽象到具体）逐层描述自己的设计思想，用一系列分层次的模块来表示极其复杂的数字系统。 以硬件描述语言（Verilog或VHDL）所完成的电路设计，可以经过简单的综合与布局，快速的烧录至 FPGA 上进行测试，是现代 IC设计验证的技术主流。这些可编辑元件可以被用来实现一些基本的逻辑门电路（比如AND、OR、XOR、NOT）或者更复杂一些的组合功能比如解码器或数学方程式。在大多数的FPGA里面，这些可编辑的元件里也包含记忆元件例如触发器（Flip－flop）或者其他更加完整的记忆块。 在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此，频率的测量就显得更为重要。所谓“频率”，就是周期信号在单位时间（秒）内变化的次数，若在一定的时间间隔T内计得某周期信号的重复变化次数为N，则该信号的频率为。测量频率的方法有多种,其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。电子计数器测频有两种方式：一是直接测频法，即在一定闸门时间内测量被测信号的脉冲个数；二是间接测频法，如周期测频法。直接测频法适用于高频信号的频率测量，间接测频法适用于低频信号的频率测量。 本文使用的是直接测频法。  第二章、基于FPGA的VHDL设计流程 2.1 概述 频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，此时我们称闸门时间为1秒。闸门时间也可以大于或小于一秒。闸门时间越长，得到的频率值就越准确，但闸门时间越长则没测一次频率的间隔就越长。闸门时间越短，测的频率值刷新就越快，但测得的频率精度就受影响。本文中，数字频率计是用数字显示被测信号频率的仪器，限于实验条件等，被测信号只能是方波。 数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。频率计的设计有传统方法和现代方法，传统的设计方法耗时耗功，设计强度大，且容易出错，设计的质量不一定是最好的。自然我们考虑到现代方法，即二十世纪八十年代兴起的电子设计自动化技术，英文为Electronic Design Auto，缩写为EDA。在EDA设计工具中，用的最广泛的是VHDL和VERILOG，当然还有其它的，例如sopc。比较VHDL和VERIL