基于FPGA的计数器设计.docVIP

EDA课程设计 项目名称 基于FPGA的计数器的设计 专业班级 通信102班 学生姓名 青瓜 指导教师 2013年 5 月 28 日 摘 要 本课程设计要完成一个1 位十进制计数器的设计。计数器是大规模集成电路中运用最广泛的结构之一。在模拟及数字集成电路设计当中, 灵活地选择与使用计数器可以实现很多复杂的功能, 可以大量减少电路设计的复杂度和工作量。讨论了一种可预置加减计数器的设计, 运用Ver ilog H DL 语言设计出了一种同步的可预置加减计数器, 该计数器可以根据控制信号分别实现加法计数和减法计数, 从给定的预置位开始计数, 并给出详细的 VerilogHDL 源代码。最后, 设计出了激励代码对其进行仿真验证, 实验结果证明该设计符合功能要求, 可以实现预定的功能。 关键词：计数器；VerilogHDL；QuartusⅡ；FPGA； Abstract This course is designed to complete a one decimal counter d