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實验12VHDL加法器的设计与仿真
实验十二 加法器的设计与仿真
一、实验内容
1．在Quartus II中用逻辑图和VHDL语言设计全加器；
2．利用设计的全加器组成串行加法器；
3．用逻辑图和VHDL语言设计并行加法器。
二、电路要求
全加器的逻辑图；
用VHDL语言设计全加器；
三、电路功能介绍
1．全加器
用途：实现一位全加操作
逻辑图
真值表
X Y CIN S COUT 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 VHDL程序
数据流描述：
波形图
2．四位串行加法器
逻辑图
波形图
3．74283：4位先行进位全加器（4-Bit Full Adder）
逻辑框图
逻辑功能表
注：1、输入信号和输出信号采用两位对折列表，节省表格占用的空间，如：[A1/A3]对应的列取值相同，结果和值[Σ1/Σ3]对应的运算是Σ1=A1+B1和Σ3=A3+B3。请自行验证一下。
2、C2是低两位相加产生的半进位，C4是高两位相加后产生的进位输出，C0是低位级加法器向本级加法器的进位输入。
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