綜合计时系统的设计.docVIP

科学技术学院 毕业设计任务书 （工科及部分理科专业使用） 题 目： 利用CPLD/FPGA设计综合计时系统 学 科 部： 信息学科部 专 业： 电子信息工程 班 级： 07级（2）班 学 号： 7020907059 学生姓名： 李 爽 起讫日期： 2010年12月8日—2011年5月31日 指导教师： 丁 杰 职称： 高工 学科部主任： 审核日期： 说 明 毕业设计任务书由指导教师填写，并经系或专业学科组审定，下达到学生。 进度表由学生填写，每两周交指导教师签署审查意见，并作为毕业设计工作检查的主要依据。 学生根据指导教师下达的任务书独立完成开题报告，1个月内提交给指导教师批阅。 本任务书在毕业设计完成后，与论文一起交指导教师，作为论文评阅和毕业设计答辩的主要档案资料，是学士学位论文成册的主要内容之一。 一、毕业设计的要求和内容（包括原始数据、技术要求、工作要求） 可编程逻辑器件（CPLD/FPGA）的出现是超大规模集成电路和现代微电子技术发展的成果，结合计算机辅助工程技术成就了现代电子系统设计的核心技术EDA技术。近年来EDA技术和市场发展十分迅速，广泛应用于计算机、通信、自动控制、信息处理等诸多领域，熟练掌握EDA技术已经是对电子设计工程师的基本要求。 本课题的任务是利用CPLD/FPGA实现一个综合计时系统。要求同学在熟悉QuartusII开发软件的使用、了解CPLD/FPGA器件硬件结构、原理、分类及一般设计流程、了解各芯片生产厂家产品系列（Altera、Xilinx、Lattice、Actel等）的特点比较、了解一般综合计时系统的结构和要求、熟悉Protel软件的使用的基础上，用一片CPLD/FPGA和其它辅助器件构成一个综合计时系统，要求能实现时、分、秒的计数等综合计时功能，同时将计时结果通过6个七段数码管显示，并且可通过两个设置键，对计时系统的有关参数进行调整。要求给出硬件原理图和PCB板图、画出状态转移图、编写VHDL或VerilogHDL代码、做出仿真波形图并在教学实验系统上模拟实现（如经费许可应制板做出成品）。 二、毕业设计图纸内容、张数及要求 电路原理图一张 规格：A3电路制板板图三张（包括顶层，底层，丝印层） 规格：A4实物内容：做出经费允许）。 要求 ：1. 2. 通过6个七段数码管显示； 3. 通过两个设置键，对计时系统的有关参数进行调整； 4. 扩展考虑音乐闹钟等功能； 四、毕业设计进度计划 序号 各阶段工作内容 起讫日期 备 注 理解课题内容，做相关资料，软件准备，Protel DXP和QuartusII的使用，查阅。初步形成方案，写出开题报告。进行部分，部分，部分设计。 绘出原理图布线图。 补充资料，毕业设计论文，准备论文答辩。FPGA设计及应用》，西安电子科技大学出版社。 5．林明权，《VHDL数字控制系统设计范例》，电子工业出版社。 6. 黄志伟，《FPGA系统设计与实践》，电子工业出版社。 7． 8．中国电子技术信息网， 六、毕业设计进度表（本表每两周由学生填写一次，交指导教师签署审查意见） 第一、二周 （ 11月 15 日至11月 28日） 学生主要工作： 理解课题内容，做相关资料，软件准备，熟悉Quartus 的使用，查阅相关资料。 指导教师审查意见： 年 月 日 第三、四周 （ 2月13 日至 2 月 27 日） 学生主要工作： 构建数字钟的基本模型，初步确定设计方案并写出开题报告。 指导教师审查意见： 年 月 日 第五、六周 （ 2 月 28 日至 3月11 日） 学生主要工作： 画出系统状态转移图并编写硬件描述语言代码初稿 指导教师审查意见： 年 月 日 第七、八周 （ 3 月 12 日至 3月 26 日） 学生主要工作： 对硬件描述语言代码初稿进行修正,并在开发软件上进行逻辑仿真，功能仿真,初步确定代码. 指导教师审查意见：