DC时序分析.ppt

这样我们在综合的时候就要对high fanout net做一定的约束，让dc不对这些net做优化以及加入buffer。 对于clock，当我们用create_clock,or creat_generated_clock创建clock的时候，这些clock已经有了ideal_network的属性。Dc已经不会在clock tree上加入buffer，同时也不会计算drc violation，但是delay timing 仍然会被计算。不计算drc不是说没有负载。 对于Reset，对于复位高扇出信号，因为没有那些属性，所以要手动设置,set_ideal_network 对于一般信号：同样需要手动set_ideal_network IO约束 * * clock skew：The difference in the arrival time of a clock signal at two different registers, which can be caused by path length differences between two clock paths, or by using gated or rippled clocks. Clock skew is the most common cause of internal hold violations. * 同步系统的运行速度 即同步时钟的速度。同步时钟愈快，电路处理数据的时间间隔越短，电路在单位时间处理的数据量就愈大。 setup slack = (setup relationship) - (maximum clock pin to source register delay + tCO of source register + register-to-register delay + tSU of destination register - minimum clock pin to destination register delay) * slack = required maximum point-to-point time - actual maximum point-to-point time * * 举例 如果图中： AND2的输出端口max_fanout是5，输入端口fanout_load是2。 buffer输入端口的fanout_load是3 将一个AND2作为design的驱动cell(set_driving_cell)，这样就把AND2的max_fanout属性加在了输入端口上。 那么这个AND2的输出端可以接 2个AND2 或者可以接一个buffer 或者可以接一个buffer和一个AND2 如上图所示，则会引起DC产生DRC错误。因为输入端口的fanout_load=2XAND2+buffer=7，超过了AND2的max_fanout2. 如果使用了系统提供的set_max_fanout 5 [all_inputs],将会忽略set_driving_cell中cell的max_fanout属性，而使用set_max_fanout属性 如果将一个AND2作为design的负载，那么这个输出端口上的fanout_load属性将会为2 dc中一般的做法是set_fanout_load [expr [get_attribute slow/and2/a fanout_load] *xxx] [all_outputs]，来设置输出端口的fanout_load属性。 Max_fanout与Max_capacitance Max_fanout检查的是输入端口的fanout_load最大值 Max_capacitance检查的是input port or output port or design 的load值。 两者概念不同。 fanout与delay 到buffer的net延迟是2，buffer延迟是1 fanout为1时net延迟为3，每增加一个扇出，net延迟增加2 如果一个信号经过这个扇出网络后，那么延迟为：2+1+（3+（8-1）×2）=20； 实例 如果把扇出结构优化成如下形式： 那么信号经过这个网络后，延迟为：2+1+2+1+（3+（4-1）×2）=15. 那么延迟减少了5。 slack 先要了解一下要求时间（required time）和达到时间（arrive time）的概念以及计算方法。 要求时间（required time） 达到时间（arrive time） 如果没有特殊说明： 黑色clock代表没有影响因素的理想时钟 红色（粉色）clock代表受到latency影响的时钟 蓝色clo