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专用集成电路设计报告作者:崔叡彧010915班学号言:我选择的题目是秒表,秒表是一个比较实用的题目,我在学习了可编程逻辑器件试验后,对计数器和分频器等的设计有了一定的理解,加之对verilog语言的应用能力有限,所以选择了这个题目,实现起来难度不是非常大,而且有实际意义。方案设计：首先，我定义了三个输入信号，分别是：CLK： CLK为时钟信号；CLR： 为异步复位信号；PAUSE： 为暂停信号；六个输出信号，分别是：MSH，MSL： 百分秒的高位和低位；SH，SL： 秒信号的高位和低位；MH，ML： 分钟信号的高位和低位。这些都是秒表应有的功能所必需的，首先以时钟信号为计数基本单位。秒表应有异步清零功能，所以设置了CLR，也应有暂停功能，故设置了PAUSE。秒表百分位分为高位低位，都是计满十个一进位，设置高低位更精准。还有秒向分的进位，计满六十个一进位，分钟也是计满六十归零。这些模块都用到了计数器这一基本模块，用if语句做判断控制计数条件，实现秒表功能。具体模块设计：百分秒计数进程设计如下： reg cn1,cn2; //cn1为百分秒向秒的进位，cn2为秒向分的进位// 百分秒计数进程，每计满100，cn1产生一个进位always @(posedge CLK or posedge CLR)beginif(CLR) begin //异步复位 {