SoC设计第10章.pptVIP

BIST模块在设计中的集成 BIST电路作为逻辑电路的一部分通常在RTL级插入，并且需要与其他逻辑一起进行综合。数据、地址和一些控制信号在进入存储器之前需要经过多路选择器 BIST模块在设计中的集成 许多EDA工具可以在RTL级自动生成BIST电路并集成到设计中，其中最常用的是Mentor的mBISTArchitect和Synopsys的SoCBIST 边界扫描测试 边界扫描的原理是在核心逻辑电路的输入和输出端口都增加一个寄存器，通过将这些I/O上的寄存器连接起来，可以将数据串行输入被测单元，并且从相应端口串行读出 首先是芯片级测试，即可以对芯片本身进行测试和调试，使芯片工作在正常功能模式，通过输入端输入测试矢量，并通过观察串行移位的输出响应进行调试。 其次是板级测试，检测集成电路和PCB之间的互连。实现原理是将一块PCB上所有具有边界扫描的IC中的扫描寄存器连接在一起，通过一定的测试矢量，可以发现元件是否丢失或者摆放错误，同时可以检测引脚的开路和短路故障。 最后是系统级测试，在板级集成后，可以通过对板上CPLD或者Flash的在线编程，实现系统级测试。 板级芯片的互连测试 IEEE 1149.1标准 边界扫描是欧美一些大公司联合成立的一个组织——联合测试行动小组（JTAG），为了解决印制电路板（PCB）上芯片与芯片之间互连测试而提出的一种解决方案。由于该方案的合理性，它于1990年被IEEE采纳而成为一个标准，即IEEE 1149.1。该标准规定了边界扫描的测试端口、测试结构和操作指令。 IEEE 1149.1结构 主要包括TAP控制器和寄存器组。 寄存器组包括边界扫描寄存器、旁路寄存器、标志寄存器和指令寄存器 端口定义 TCK：Test Clock 边界扫描设计中的测试时钟是独立的，因此与原来IC或PCB上的时钟是无关的，也可以复用原来的时钟。 TMS：Test Mode Select 由于在测试过程中，需要有数据捕获、移位、暂停等不同的工作模式，因此需要有一个信号来控制。在IEEE 1149.1中，仅有这样一根控制信号，通过特定的输入序列来确定工作模式，采用有限状态机来实现。该信号在测试时钟TCK的上升沿采样。 TDI：Test Data In 以串行方式输入的数据TDI有两种。一种是指令信号，送入指令寄存器；另一种是测试数据（激励、输出响应和其他信号），它输入到相应的边界扫描寄存器中去。 TDO：Test Data Out 以串行输出的数据也有两种，一种是从指令寄存器移位出来的指令，另一种是从边界扫描寄存器移位出来的数据。 除此之外，还有一个可选端口TRST，为测试系统复位信号，作用是强制复位。 TAP控制器 TAP控制器的作用是将串行输入的TMS信号进行译码，使边界扫描系统进入相应的测试模式，并且产生该模式下所需的各个控制信号 边界扫描寄存器 指令寄存器 指令寄存器由移位寄存器和锁存器组成，长度等于指令的长度。IR可以连接在TDI和TDO的两端，经TDI串行输入指令，并且送入锁存器，保存当前指令。在这两部分中有个译码单元，负责识别当前指令。由于JTAG有3个强制指令，所以该寄存器的宽度至少为2位 相关指令 EXTEST：外测试指令 BYPASS：旁路指令 SAMPLE/PRELOAD：采样/预装指令 除了上述必须的指令外，JTAG还定义了部分可选择的指令：INTEST、IDCODE、RUNBIST、CLAMP、HIGHZ。 旁路寄存器 标志寄存器 在一般的边界扫描设计中，都包含一个固化有该器件标志的寄存器，它是一个32位的标准寄存器，其内容有关于该器件的版本号、器件型号、制造厂商等信息，用途是在PCB生产线上，可以检查IC的型号和版本，以便检修和替换 边界扫描测试策略 利用边界扫描IEEE 1149.1进行板级测试的策略分以下3步。 根据IEEE 1149.1标准建立边界扫描的测试结构 利用边界扫描测试结构，对被测部分之间的连接进行矢量输入和响应分析。这是板级测试的主要环节，也是边界扫描结构的主要应用。可以用来检测由于电气、机械和温度导致的板级集成故障 对单个核心逻辑进行测试，可以初始化该逻辑并且利用其本身的测试结构。 相关工具 工业界主要采用的边界扫描工具为Mentor的BSDArchitect和Synopsys的BSD Compiler。该流程会生成BSDL文件，该文件是边界扫描测试描述文件，该文件内容包括引脚定义和边界扫描链的组成结构。一般的ATE可以识别该文件，并自动生成相应的测试程序，完成芯片在板上的漏电流等参数的测试。 微处理器核的可测性设计 很多电路属于数字逻辑核的范畴，包括MPU/MCU、DSP及一些专用模块，如调制解调器、网络处理器等。通常核供