原创力文档 学院实验报告
课程名称：逻辑设计与FPGA 项目名称：8位全加器
姓名： 专业： 微电子 班级：13级 学号： 同组成员 无
实验日期
实验预习部分：
实验目的：熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方
法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详
细流程。
实验原理：
利用层次设计方法设计8位全加器。一个8位全加器可以由8个1位加法器构成，加法器
间的进位可以串行方式实现，将低位加法器的进位输出端与相邻的高位加法器的最低位进位输
入信号端相接。
八位全加器VHDL设计程序：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY ADDER8B IS
PORT (A,B:IN STD_LOGIC_VECTOR(7 DOWNTO 0);
CIN: IN STD_LOGIC;
COUT:OUT STD_LOGIC;
DOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));
END ENTITY ADDER8B;
ARCHITECTURE
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